modelsim仿真正確FPGA運行不正確的可能原因
困住整整一周了，工作進行不下去，中午偶遇導師，指導意見是有兩種可能：
1. FPGA編譯器優化代碼，可以考慮把綜合過程中所有的warning排查一下
2. verilog裏有不可綜合的語句。
又及，原有的功能模塊完全正確，自己改寫的不行，導師說那是自己寫的時序不對，仿正確的模塊看modesim裏自己寫的和正確的模塊時序差在哪裏，修改自己的。
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