1. 下去下個原理圖。今天準備研究下DDR的控制，看介紹新一代的Nexys 4 DDR最值得被關註的改良是將原先的16 MiBCellularRAM升級為128 MiB的DDR2 SDRAM內存。Digilent將提供一個硬件描述語言（VHDL）參考模塊，以封裝DDR2控制器的復雜性

2. 這個網址有很多資料 https://reference.digilentinc.com/reference/programmable-logic/nexys-4-ddr/start?redirect=1

3. 看下板子的資源，下一篇可以用下XADC的模塊，快速隨機存儲器不知道怎麽用，估計是vicado自動分配

1 Xilinx Artix-7
 
 FPGA XC7A100T-1CSG324C
2 15,850個邏輯片，每片有4個6-input LUTs和8個觸發器
3 4,860Kbits的快速隨機存儲器
4 6個時鐘管理模塊，每個有鎖相回路（PLL）
5 240個DSP片
6 內部時鐘速度超過450MHz
7 片上模數轉換器（XADC）
8 128 MiB DDR2

4. DDR的型號是MT47H64M16，3條BANK線，14位地址線，16位數據線。It is routed to a 1.8V-powered HR (High Range) FPGA bank with 50 ohm controlled single-ended

trace impedance.這個50歐姆的阻抗是什麽意思？要求PCB Layout是50歐姆阻抗匹配麽？

A[0-13]地址線，BA0-BA3是BANK選擇，CK和CK#是時鐘差分線，圖上錯誤把CKE-CK#標記的查分，CKE是時鐘使能線，CS#片選信號，LDM-UDM是輸入數據掩碼（作用不清楚），ODT終端電阻（作用不清楚看不明白），RAS#，CAS#，WE#好像是行列地址，以及寫使能,DQ[0-15]數據線，DQS由DQ信號發出端發出DQS，信號接收端根據DQS的上、下沿來觸發數據的接收。

5. 文檔上說More advanced users or those who wish to learn more about DDR SDRAM technology may want to use the Xilinx 7-series memory interface solutions core generated by the MIG (Memory Interface Generator) Wizard.可以使用MIG向導產生IP控制核。

6. 看下DDR的時序圖，暫時先不管時序，有點麻煩

7. 打開vivado，找到MIG，實例化一下

估計我的vivado版本太老，MIG不能適配芯片，去下載個新的先

nexys4開發板使用-第一篇