verilog學習(10)編寫代碼遇到錯誤
在學verilog期間遇到好多bug,現在才想起來記筆記,唉,我怎麽就忘了呢。。
1:第七章練習,在頂層文件中例化子模塊,vcs報錯,說子模塊沒有定義,找了半天,才發現子模塊缺少endmodule
2:include “filename.inc”;這裏的filename.inc必須放在仿真文件裏,即跟makefile同一層文件,而不是放在需要包含filename.inc文件同級目錄下。
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