Verilog代碼規範（持續更新）
1.輸入輸出的定義，看起來整齊
2.always、if或其他語句後begin寫在同一行，這樣可以避免begin占用過多的行，代碼密度更大
3.end後面要有註釋，以標明是哪個關鍵詞的結束，除了endcase和endmodule不用
4.case語句下的分支要排列整齊
5.就算只有一行代碼，都必須加上begin end
Verilog代碼規範（持續更新）
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