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jchdl - GSL實例:FullAdder

gsl mil 加法 dom transform eight lan 位計算 targe

https://mp.weixin.qq.com/s/CtT08xZON0YxnheqDM2FAw

全加器是能夠計算低位進位的二進制加法電路。與半加器相比,全加器不只考慮本位計算結果是否有進位,也考慮上一位對本位的進位,可以把多個一位全加器級聯後做成多位全加器.

邏輯圖

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真值表

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參考鏈接

1.創建FullAdder.java, 並生成構造方法和logic()方法

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2. 根據邏輯原理圖,添加輸入輸出線

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3. 在構造方法中搜集輸入輸出線並調用construct()方法

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4. 在logic()方法中創建子節點並連線

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5. 創建inst靜態方法方便後續使用

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6. 創建main方法執行驗證

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運行結果為:

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與真值表一致。

7. 生成Verilog

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執行結果如下:

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