jchdl - GSL實例：FullAdder（使用HalfAdder實現）
https://mp.weixin.qq.com/s/5mcYAllizuxyr3QSNrotrw
全加器是能夠計算低位進位的二進制加法電路。與半加器相比,全加器不只考慮本位計算結果是否有進位,也考慮上一位對本位的進位,可以把多個一位全加器級聯後做成多位全加器.
參考鏈接
https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/operator/arithmetic/FullAdder.java
1. 填充構造方法，添加輸入輸出線
??
PS. 這裏使用Wire.array()方法一次收集多根線。
2. 實現logic()方法，完成連線
??
3. 創建main執行驗證
??
運行結果：
??
4. 生成Verilog代碼
??
生成代碼如下：
??
jchdl - GSL實例：FullAdder（使用HalfAdder實現）
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