7系列FPGA中包含了多達24個CMT（時鐘管理單元），MMCM和PLL均為時鐘綜合器，對外部輸入時鐘、內部時鐘進行處理，生成需要的低抖動時鐘。PLL是MMCM的功能子集，也是基於MMCM的。其中MMCM包含的額外特性有：

　　輸入多路復用器從IBUFG，BUFG，BUFR，BUFH，GTs（CLKIN only）或互連（不推薦）中選擇其一 作為參考和反饋時鐘，每個時鐘輸入都經過一個可編程的計數器（D）。相位頻率檢測器（PFD）比較輸入（參考）時鐘和反饋時鐘的上升邊緣的相位和頻率。如果最小的高/低脈沖是可保持的，則任務周期是輔助的。PFD用於生成與兩個時鐘之間的相位和頻率成比例的信號。這個信號用於驅動增壓泵（CP）和循環過濾器（LF）來為VCO生成一個參考電壓。PFD會產生一個向上或向下的信號給充電泵和環形濾波器，以確定VCO是否應該以更高或更低的頻率運行。當VCO以過高的頻率運行時，PFD會激活一個向下的信號，導致控制電壓降低，降低VCO的工作頻率。當VCO以極低的頻率運行時，向上的信號會增加電壓。VCO生產八個輸出階段和一個可變階段，用於精細階段的轉換。每個輸出階段都可以被選擇作為輸出計數器的參考時鐘（圖3-2和圖3-3）。每個計數器可以獨立地為給定的客戶設計進行編程。還提供了一個特殊的計數器M。這個計數器控制MMCM和PLL的反饋時鐘，允許合成寬範圍的頻率。除了整數除法輸出計數器之外，MMCMs還為CLKOUT0和CLKBOUT0添加了一個分數計數器。

source: 可以選擇單端輸入、差分輸入、全局buffer、no buffer四種；

參考：

UG472-7 Series FPGAs Clocking Resources.pdf

對FPGA的時鐘資源理解（更新中）