Verilog語法學習（1）
模組
任何一個FPGA程式都是由模組組成的，一個模組又可以包含很多子模組。
一個模組是由兩部分組成的，一部分描述介面，另一部分描述邏輯功能，即定義輸入是如何影響輸出的。
module block (a,b,c,d);
input a,b;
output c,d;
assign c= a | b ;
assign d= a & b;
endmodule
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