Sate210（Cortex A8 S5pv210）郵票孔核心板PCB設計說明
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作者：sate210設計團隊硬體工程師 整理：gooogleman 時間：2011.10.22
6. Sate210 PCB設計說明
6.1 Sate210 核心板PCB 層疊結構
Sate210採用8層板設計，板厚1.2mm。Sate210最高執行頻率1GHz，記憶體匯流排頻寬頻率是DDR400MHz所以PCB設計要嚴格遵守訊號完整性與電源完整性設計原則。首先是層疊結構設計，PCB層疊需要考慮多個因素，層疊結構的選擇首要考慮的是訊號完整性及電源完整性的問題，此外還要考慮工藝及成本等。好的層疊結構不僅讓訊號失真最小，也能使系統更穩定以及減小EMI。
層疊結構的確定可以從下面幾個原則出發：
l 每個訊號層都有參考層，並且靠近參考層
l 避免兩個訊號層直接相鄰
l 主電源層應靠近地層
l 兼顧對稱的層壓結構
基於以上幾點考慮，Sate210採用很完美的層疊結構，Sate210的層疊結構如下圖
其中L3和L6是內部訊號走線層，L2和L5是GND平面，L4是主電源層，L7是副電源層。為了核心板能執行穩定並且EMI要儘量小要對關鍵走線進行阻抗控制，一般單端走線的阻抗為50Ω，差分走線為100Ω，控制三星S5pv210的PCB設計指導手冊單端阻抗從45Ω-55Ω都可以，但是要保證每一層的阻抗變化不大。下面是Sate210的阻抗控制表：
頂層和底層的單端走線線寬是5.5mil，差分線寬是4.5mil間距9mil，內部走線層端走線線寬是4.5mil，差分線寬是4.5mil間距9mil。除了阻抗控制還要對走線長度控制，控制走線長度目的是為了滿足訊號時延的要求，通常說就是走蛇形線。
暫停一下，更加詳細的Sate210 硬體設計說明請參照《Sate210硬體使用者手冊V1.2》，這個文件有60 多頁，我已經上傳到CSDN，有興趣的人請去看看。《Sate210硬體使用者手冊V1.2》下載地址是：
http://download.csdn.net/detail/gooogleman/3706515
6.2 Sate210 DDR 走線設計
按照三星210的PCB設計指導手冊，DDR部分的走線有以下要求：
l 所有訊號的容性負載為[email protected], 1.8V。所以所有的電容包括電路板的寄生電容要小於15PF
l 走線阻抗控制為45Ω-55Ω
l 走線分支儘量短
l 最長走線長度45mm
l 訊號走線必需有參考層（GND或PWR平面）
l 走線儘量在內層
l 儘量加強電源走線，去耦電容緊靠電源腳
l DRAM晶片每個電源網路至少兩個去耦電容
l 使用完整的地平面和電源平面為訊號提供參考面
6.2.1 Xm1DQS and Xm1DATA, Xm1DQM訊號
Xm1DQS0 & Xm1DATA[7:0], Xm1DQM0一組，Xm1DQS1 & Xm1DATA[15:8], Xm1DQM1一組，Xm1DQS2 & Xm1DATA[23:16], Xm1DQM2一組，Xm1DQS3 & Xm1DATA[31:24], Xm1DQM3一組，每組之間佈線長度偏差± 5.0mm。如果是DDR2記憶體偏差為± 1.0mm。
l 推薦使用星形拓撲
l 推薦差分阻抗為100Ω
l Xm1SCLK & Xm1SCLKn佈線長度偏差±1.0mm
l Xm1SCLK(n) & Xm1DQS[3:0] 佈線長度偏差± 10mm
l Xm1SCLK(n) & Xm1ADDR[15:0], Xm1CASn, Xm1RASn, Xm1CKE[1:0], Xm1WEn佈線長度偏差± 10mm；
l 地址訊號(Xm1CKE[1:0], Xm1CSn[1:0], Xm1ADDR[15:0], Xm1RASn, Xm1CASn, Xm1WEn)推薦使用T形拓撲；
l 不要靠近高速訊號(Xm1SCLK, Xm1SCLKn, Xm1DQS(n)[3:0] and Xm1DATA)，與其保持至少3W線距；
l 直接連線Xm1GATEI (pin B10)到Xm1GATEO (pin C10)。
l Xm0與Xm1的要求是一樣的。
6.3 Sate210核心板PCB圖（供參考）
注意事項：
由於Sate210核心板底面放置了一些濾波電容，所以設計底板PCB的時候要特別注意在適當的位置開槽，具體作法參照Sate210的底板設計與核心板尺寸圖。
《6. Sate210 PCB設計說明》是由Sate210 團隊硬體工程師C君完成，gooogleman負責整理的，如果有任何疑問，請發郵件到[email protected] 探討。
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