靜態時序分析部落格系列
靜態時序分析是FPGA設計中非常重要的一個過程，也是很多FPGA初學者難以理解的地方。寫這篇博文的主要目的是，對我最近的所學、所思做一個簡要的總結；同時和大家分享一下我的一些想法，博文中可能存在一些不足或者錯誤的地方，還請各路大神指出。
此次連載的博文的主要參考資料為：Lattice、華為、Altera等公司的靜態時序參考文件。綜合工具為Synplify Pro，IDE為Diamond3.9，靜態時序分析工具為Lattice的TRACE。分析工具可能和Altera的TimeQuest Timing Analyzer以及Xilinx的工具有點區別，但是基本的概念和分析思想是相通的。
連載目錄：
4.1、靜態時序分析的基本概念和目的
http://blog.chinaaet.com/justlxy/p/5100052113
4.2、靜態時序分析中典型路徑與時序優化技術介紹
http://blog.chinaaet.com/justlxy/p/5100052114
4.3、靜態時序分析之——如何計算時序引數
http://blog.chinaaet.com/justlxy/p/5100052115
4.4、綜合過程中的時序約束技巧（Synplify Pro篇）
http://blog.chinaaet.com/justlxy/p/5100052116
4.5、Under-Constraining與Over-Constraining
http://blog.chinaaet.com/justlxy/p/5100052121
4.6、靜態時序分析之——如何編寫有效地時序約束（一）
http://blog.chinaaet.com/justlxy/p/5100052122
4.7、靜態時序分析之——如何編寫有效地時序約束（二）
http://blog.chinaaet.com/justlxy/p/5100052123
4.8、靜態時序分析之——如何編寫有效地時序約束（三）
http://blog.chinaaet.com/justlxy/p/5100052124
4.9、靜態時序分析之——如何編寫有效地時序約束（四）
http://blog.chinaaet.com/justlxy/p/5100052125
4.10、靜態時序分析之——如何編寫有效地時序約束（五）
http://blog.chinaaet.com/justlxy/p/5100052126
4.11、靜態時序分析的基本流程（Lattice Diamond篇）
http://blog.chinaaet.com/justlxy/p/5100052136
4.12、靜態時序分析工具介紹（Lattice Timing Analysis View篇）
http://blog.chinaaet.com/justlxy/p/5100052158
4.13、靜態時序分析之——關於PAR_ADJ的補充說明
http://blog.chinaaet.com/justlxy/p/5100052190