UDP千兆乙太網FPGA_verilog實現(三、程式碼前期準備-時序要求)
GMII介面的時序:
RXCLK和GTXCLK訊號有著相同的功能,都是125M時鐘訊號,且兩者之間的相位差很小,可以忽略,這兩個時鐘訊號控制著RXD【7:0】、RXDV、RXER、TXD【7:0】和TXEN五個訊號。當RXDV訊號為高,且RXER訊號為低時,RXD【7:0】有效,並接收資料。當TXEN訊號為高時,TXD【7:0】為有效,並且傳送資料。
從圖中可以看到,寫暫存器時序和暫存器時序基本上是一致的,唯一不同的就是,寫暫存器時序的時候,我們是不需要PHY輸出資料,我們只要悶著頭往裡面寫就可以了。這裡,我們需要說明的是,在實際的運用中,我們很少回去配置RTL8211EG暫存器的,因為RTL8211EG晶片支援自動協商模式,可以根據傳輸速率,自動配置為合適的模式。在我們的程式中就沒有對RTL8211EG進行配置,我們直接就能夠驅動使用它進行通訊。
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