1、ERROR:Pack:2530 - The dual data rate register "U_sys_ctl/ODDR2_inst_2" failed to
   join an OLOGIC component as required.

錯誤：

輸入時鐘50M。PLL出一個228M的clk1和一個148.5M的clk2，clk1對外輸出使用，clk2內部訊號發生器使用，內部使用的不需要加ODDR2_inst，

解決方案：

去掉ODDR2_inst部分

知識點擴充套件：.

• 外部管腳輸出時，PLL  -> BUFG -> ODDR -> PIN，當MAP報錯時用 PLL  -> BUFG -> ODDR ->
   OBUFG（IOBUFG） -> PIN
• 內部使用時，PLL -> BUFG->內部使用

2、NgdBuild:770 - IBUFG 'ycbcr28lvds_inst/lvds_tx_1/ibufg_clk_inst' and BUFG 'U_sys_ctl/pll_ip_inst/clkout3_buf' on net 'CLK_297M_OUT' are lined up in series. Buffers of the same direction cannot be placed in series.

錯誤：

BUFG輸出時鐘送給了IBUFG，相同方向的緩衝不能序列放置

解決方法：

註釋掉IP核的IBUFG，

然後在UCF檔案中新增約束；

< PIN "U_sys_ctl/pll_ip_inst/clkout1_buf.O" CLOCK_DEDICATED_ROUTE = FALSE; >

知識點擴充套件：

IBUFG即輸入全域性緩衝，是與專用全域性時鐘輸入管腳相連線的首級全域性緩衝。所有從全域性時鐘管腳輸入的訊號必須經過IBUFG單元，否則在佈局佈線時會報錯。 IBUFGDS是IBUFG的差分形式，當訊號從一對差分全域性時鐘管腳輸入時，必須使用IBUFGDS作為全域性時鐘輸入緩衝。

 BUFG是全域性緩衝，它的輸入是IBUFG的輸出，BUFG的輸出到達FPGA內部的IOB、CLB、選擇性塊RAM的時鐘延遲和抖動最小。BUFG連線的是晶片中的專用時鐘資源，目的是減少訊號的傳輸延時，提高驅動能力，對於時序電路中的關鍵時鐘訊號，這是非常重要的，關係到系統設計的成功與否。如果內部產生的時鐘，只在區域性模組使用，可以考慮不使用BUFG。一個BUFG只能驅動一個時鐘。

3、Place:1318 - User has over-constrained component
   ycbcr28lvds_inst/lvds_tx_1/bufio2_inv_inst. There are no placeable sites that
   satisfy the user constraints. Please review the user constraints on the
   driver component and the load components of
   ycbcr28lvds_inst/lvds_tx_1/bufio2_inv_inst.
Phase 4.2  Initial Placement for Architecture Specific Features

解決方法：

BUFPLL needs to have all of its IOB loads placed into the same I/O bank. This error occurs if the user-specified LOC constraints violate this rule.

To resolve the error, make sure all the IOB loads of the BUFPLL instance are locked to the same bank.

可以看出BUFIO2 驅動ODDR2，一個BUFIO2驅動所有的8個ISERDES2，而看原理圖可知這8個ISERDES2並不在半個bank上，需要兩個BUFIO2去分組驅動不同半BANK上的ISERDES2

所以可以通過建立兩個LVDS傳送核進行傳送，