Quartus II 13.0波形模擬
之前一直找不到關於Quartus II 13.0的波形模擬，然後百度的都是說quartus ii 9.0之後的版本就沒有這個功能了，只能再下一個modelsim之類的模擬軟體進行波形模擬。但是後來偶然看到了chaichai-icon大佬的Quartus II 13.0sp1 (64-bit)使用教程，發現不需要另下其他的軟體也能夠完成模擬。
於是我又查閱了一些網路上的資料，基本說法是Quartus II從9.0開始就取消了自帶的模擬工具，轉而採用第三方模擬工具。個人安裝的 13.0（網路版）確實沒有自帶的模擬工具，但是有提供Modelsim_Altera安裝包，一直在用的就是該第三方工具。即在quartus元件中預設安裝了一個可以進行模擬的工具，接下來就參照chaichai-icon大佬的文章
開發環境
win10 + Quartus II 13.0sp1 (64-bit) + 器件庫(Cyclone, Cyclone II, Cyclone III, Cyclone IV device support )，使用Verilog HDL語言進行程式碼設計。
設計流程
- 新建工程
- 寫程式碼
- 波形模擬
由於我們實驗要求到有模擬圖這一步就行了，所以後面的引腳分配、下載配置到硬體等步驟在這裡就不說了。
新建工程
File->New Project Wizard
下圖
第一行：工作目錄（不能出現漢字和空格）
第二行：工程名稱（不能出現漢字和空格）
第三行：頂層設計實體名（預設為工程名稱）
Next
下圖，新增已有的原始碼檔案，沒有再點Next
選擇你需要使用的FPGA晶片，由於Quartus Ⅱ自帶的模擬軟體只支援CycloneⅠ- Ⅳ device families，之前我選了個Cyclone Ⅳ GX，結果進行模擬的時候失敗了。
在這裡我們隨便選了個Cyclone Ⅱ的晶片進行測試。
Next
下圖，選擇第三方分析工具.。此處如果全部選擇None，表示用QuartusⅡ自帶的工具。在這裡我們預設None。
Next
下圖是資訊總覽，確認無誤後點Finish。
程式碼編譯
接下來我們就開始進行程式碼編譯過程，在這裡選擇了一個簡單的半加器。
File->New->Verilog HDL File，然後點OK
將程式碼寫進新建的檔案中，然後儲存，注意儲存的檔名要與module後面定義的實體名一致，在這裡，我們儲存的就是test.v。
將該檔案設為頂層檔案。
導航視窗Project Navigator下邊→點Files ，右擊檔案test.v 設為頂層實體Set as Top-Level Entity 。
開始編譯，Processing->Start Compilation，或者直接點工具欄中開始編譯的圖示。
出現下圖所示，即編譯成功。
波形模擬
使用QuartusⅡ進行波形模擬需要建立一個VWF波形檔案，File->New->University Program VWF。
在圖中紅框圈出地方的空白處單擊滑鼠右鍵，然後選 Insert Node or Bus。
點Node Finder
先點List，再點 >> 。之後點OK，OK。
由於這裡的VMF檔案預設使用的模擬軟體是ModelSim，因此需要更改一下設定，Simulation -> Options -> Quartus ii simulator，勾選後面然後這個點OK。
然後就是設定你的in輸入訊號 a，b，我們可以直接使用工具欄的圖示進行除錯。首先對a進行設定，在這裡我使用的是隨機訊號Random Values。
同理設定b，在這裡我們也可以選用時鐘訊號Overwrite Clock。
可以用Ctrl+滑鼠滑輪進行放大縮小
輸入訊號設定完成後，就可以進行功能模擬了。
Simulation->Run Functional Simulation，或者直接點選圖示。
然後生成l一個只讀檔案（Read-Only）。
然後回到主介面，在左下方找到Compile Design->Analysis&Synthesis->Netlist Viewers->RTL Viewer，雙擊。
即生成了RTL模擬圖。
