Flash晶片通常包括以下幾個部分：非易失單元陣列、陣列解碼電路、用於生成和調節單超程式設計和擦除所需電壓的模擬子系統，用於從儲存器陣列檢索儲存資料的讀出放大器，系統控制邏輯和輸入/輸出（I / O）介面電路。此外，快閃記憶體儲存器包含大量電路，其功能可以說是對終端使用者隱藏，例如可測試性功能和修復和糾錯電路。在本章中，將回顧用於實現上述功能塊的設計技術，以及最常採用的快閃記憶體陣列實現和晶片架構特性的概述。

快閃記憶體外圍電路有四種功能：erase，program，soft program（compaction），read。

3.2.1program 兩種方法：CHE和Fowler – Nordheim (FN) tunneling。

Common ground NorFlash中常用的CHE：通道熱電子程式設計包括向圖3.1中的單元漏極D施加大約4至6V的相對高的電壓，向單元柵極G施加高電壓（8至11V），同時源極S和體B通過這種偏置方案，在單元中流過相當大的電流（0.3至1mA），並且在溝道中產生的熱電子獲得足夠的能量以穿過柵極氧化物勢壘並被捕獲到浮柵中。 從erase的低電壓切換到program的高電壓，需要幾微秒的時間。

注意：程式設計是指給浮柵中加電子，程式設計完成後cell為邏輯0，閾值電壓增大。

NandFlash常用的FN-tunneling D,B,S三極都接地，G加上20V左右電壓。FN比CHE花費時間長，大約幾毫秒，但是電流非常小，適合同時多個cell做program。

3.2.2 erase 所有flash都通過FN-tunneling來完成擦除。 在norflash中，Vgate- Vbulk=-10V，Vdrain -Vsource= 4~6V，其中Vbulk保持在0v，但是Vsource是浮動的。FN擦出大約需要幾毫秒。 注意：擦出是把電子從浮珊中推出去，擦出完成後cell邏輯為1，閾值電壓減小。

3.2.3 compaction（壓實）（soft program） 對於norflash，由於存在過擦除的情況，也就是擦除導致浮柵上電子流失過多，使得閾值左移，這樣可能導致下次program操作後，出現誤讀為1的情況。 為了避免overerase的影響，我們要先做soft program，也就是要把往浮柵中補充入一部分電子，使得閾值電壓右移回正常值。

1如何判斷這個單元是否已經overerase呢？ 首先在source和drain間加入電壓，gate端不加電壓，看是否有電流，如果有就說明這個閾值已經小於或者等於0了。

2如何做compaction? 如何確保寫操作 對於CHE，熱電子穿透的寫操作，Vgs正常，Vds偏小，即可。最後，當讀取到drain-sourcce之間的電流是正常時，就可以停止了。 對於FN-tunneling，Vgs減小，Vds正常即可。同樣也是最後讀drain-source電流，達到正常範圍即可。

3.2.4 read 在讀取模式中，單元柵極G偏置為約5V，源極S和體B處於0V，漏極D處於約1V。讀取電路的設計非常重要 單元漏極D從不經歷大於1到1.5V的電壓。如果在讀取期間向單元漏極施加更高的電壓，則單元本身將經歷讀取干擾。 讀取干擾可能是由於讀取期間的通道熱電子產生引起的。 儘管相對於CHE程式設計電流，讀取電流很小（10到50μA），但必須考慮到Flash單元大多數時間處於讀取模式（快閃記憶體本質上主要是讀取器件）。 因此，在器件壽命期間，即使少量的讀干擾也可能會損害資料完整性。