set 電路 速度 固定 時間 企業 結構 vol 替換

1、 什麽是建立時間、保持時間，如果setup time violation或者hold time violation 應該怎麽做？（10分）
答案：
建立時間：是指在觸發器的時鐘信號采樣邊沿到來之前，數據保持穩定不變的時間。
保持時間：是指在觸發器的時鐘信號采樣邊沿到來之後，數據保持穩定不變的時間。

圖一 D觸發器的建立時間和保持時間的定義

Timing path 時序路徑分析方法：
分析時序路徑時常見的變量：
Tclk = 時鐘周期，是可變的，比如1KHz ~ 5.0GHz
Tcq = 觸發器的時鐘端C到輸出端Q的延時，是器件屬性，是固定不變的
Tcomb = 兩個觸發器之間組合電路的延時，是可變的，可以通過設計進行優化邏輯

Tsetup = 建立時間是觸發器的固有屬性，是定值
Thold = 保持時間是觸發器的固有屬性，是定值
Tskew = 相鄰兩個觸發器之間的時鐘的偏移，是可變的

圖二 setup和hold timing path的分析
Setup time violation:
建立時間在靜態時序分析時必須滿足以下條件：
Tclk > Tcq + Tcomb + Tsetup - Tskew
如果setup time violation, 則上述公式不成立。

Setup time violation solution：調整上述公式中的變量：Tclk， Tcomb，Tskew
? 增大Tclk
? 就是降低數字系統的工作頻率 （很多產品分等級，是根據頻率來分的；品質好的芯片，頻率高，價格貴；品質差的芯片，降頻，賤賣）

? 減少Tcomb：
? 從數字電路邏輯功能設計的角度看
? 在組合電路之間插入寄存器，增加流水線（pipeline）；
? 在不改變邏輯功能的前提下，對組合邏輯電路進行優化；
? 減少扇出或者負載；
? 從數字物理版圖實現的角度看
? 更換速度更快的標準單元（HVT – High Voltage Threshold, SVT – Standard Voltage Threshold, LVT- Low Voltage Threshold）
? 更換驅動能力更強的標準單元(X2, X4)
? 跟換阻值更低的金屬層以減少標準單元電路的負載和金屬線網的延遲
? 增加Tskew
? 在時鐘路徑上，插入buffer，增加時鐘路徑的延遲，但是不能影響hold timing。

Hold time violation:
保持時間在靜態時序分析時必須滿足以下條件：
Thold < Tcq + Tcomb - Tskew
如果hold time violation, 則上述公式不成立。

Hold time violation solution:
? 增大Tcomb
? 在組合電路的數據傳輸路徑上，插入延遲單元（buffer），增加組合邏輯延遲；但是當組合邏輯延時增加時，setup time可能會出現違例。這時候就需要做平衡（balance）。由此可以看出setup和hold time是相互制約的。
? 減小Tskew
? 時鐘樹調整，做好clock tree balance，hold就容易收斂。因為hold time與時鐘周期沒有關系。

總結：setup和hold是相互制約的。修復hold之後，setup的裕量就會變小或者變成負值。因此時鐘頻率越高，setup和hold相互制約越嚴重，甚至會出現修復setup之後，hold就會違例，或者修復hold之後，setup就會違例的現象。

思考題1：為什麽觸發器會存在setup和hold time的要求？
提示：研究觸發器的結構。數字電路基本結構。

思考題2：當setup和hold time violation發生時，會導致什麽後果？
提示：亞穩態

思考題3: 什麽是亞穩態？如何在異步電路設計中解決亞穩態的問題？
提示：跨時鐘域時，一個信號如何處理，多根信號如何處理，大量數據傳輸如何處理等常見的異步電路設計方法

2、

答案：
題目分析：這道題目主要考察的是帶有異步置位的觸發器和邏輯與的布爾邏輯，然後通過繪制時序波形圖的方式顯示布爾邏輯。

思考題：如果把異步置位的觸發器，替換成異步復位的觸發器後，時序圖應該是怎樣的？

3、

答案：
題目分析：這道題目，主要考察數字電路中的低功耗設計中的clock gating。

思考題：save power的時候，需要關註那些power消耗：動態功耗、靜態功耗等，降低功耗的常見方法有哪些？

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