vhdl，是硬體描述性語言。C語言，是軟體程式語言。

從語言的基本語法方面來看，兩種語言，有很多共同點。什麼變數、順序、迴圈等語法方面都很多相同的地方。但是，如果你用C語言開發的思想來考慮VHDL語言的開發，就會報很多錯。這是為什麼呢？

經過一段時間的學習、使用和請教發現了一些VHDL語言的開發的注意事項：

要謹記：vhdl的開發，不單單是軟體的開發，它其實是硬體電路圖的開發。只不過它的實現方式是用軟體，而不是硬體實物。

在用VHDL語言開發的時候，腦子裡要有一張電路圖。

在一個process裡面，只能有一個rising_edge。

在多個process的通訊中，同一個signal，不能同時做多個process裡面的輸出訊號輸入訊號。（如果把process的處理想像成電路接線，你就會發現為什麼會這樣了。）

類似的verilog，也應該是這樣的。