FPGA 中關於LVDS引腳的配置
最近要用到LVDS電平，在配置引腳的時候發現引腳配置可以成功到時無法通過編譯，百度上說的也很有限，大概是有的需要加快取期什麼的，我自己有琢磨下。
首先是pin planner中的n和p代表差分對，設定時只要把電平設定成LVDS就會自動出現（n），沒有（n）的那個就是p，設定了一個另外一個就會自動配置。
handbook說只用1,2,5,6支援LVDS的輸出（123頁）
這張表說1,2,5,6不需要額外的傳輸暫存器（129頁）
同上，說V中左右bank不需要額外的傳輸暫存器，別的bank需要100歐姆的電阻來搭快取，搭法如下（133頁）：
所以我之前的錯誤是LVDS輸出端沒有設定在左右bank（就是pin planner中的左和右），改了之後可以了。
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