輔導微控制器實驗室發現實驗室有一個帶Altera Cyclone 型號的Nios實驗箱,感覺甭爽,趕緊抓住機會學習一下.
原文來自: http://blog.csdn.net/awgn/archive/2006/01/05/571576.aspx

全名：ARM RealView Developer Suite 2.2 最新完整版！
強大的微電子設計、ARM整合開發工具、嵌入式系統設計

ARM，既可以認為是一個公司的名字，也可以認為是對一類微處理器的通稱，還可以認為是一種技術的名字。ARM RealView DEVELOPER系列包括RealView開發包，它含有先進的程式碼生成工具並根據Cortex-A8處理器的特性進行了增進，從而能夠提供傑出的效能 和無以倫比的程式碼密度。這一工具也支援NEON媒體和訊號處理擴充套件集，使得開發者能夠通過消除分離的DSP及其關聯的開發工具來實現產品和專案的費用降 低。另外，開發包將支援所有新處理器所具有的特性。

ARM RealView開發工具包是一套完整的、高性價比開發除錯工具，用於半導體通用32位微控制器（MCU）產品。本工具包以ARM RealView Developer Suite全球領先的16/32位嵌入式RISC微處理器解決方案廠商ARM近日針對採用Intel( XScale(技術的網路基礎設施、無線和儲存裝置，推出ARM(r) RealView(開發工具組。該工具組提供最佳編碼生成功能，同時可降低開發成本。作為唯一支援所有順應ARM結構的Intel Xscale處理器的工具組，RealView能幫助開發人員增強應用功能。

ARM RealView 開發套件是專為中國市場定製的ARM 開發工具包，其強大的整合開發環境包含完整的編輯/編譯/除錯功能，全面支援ARM7 核心的各種ARM 晶片。該開發套件基於ARM RealView development solution，經過優化/裁剪後以專門適應ARM7 核心的開發，並以完美的價效比適應中國市場的需求。

· 完整的 ISO C/C++優化編譯器
· C++ 標準模板庫
· 強大的巨集編譯器
· 複雜記憶體映像內建程式碼和資料聯結器
· 可選 GUI偵錯程式
· 命令模式的符號偵錯程式(armsd)
· 指令集模擬器
· 製作無格式二進位制工具
· 庫製作工具
· 全面的線上文件

　　在這套開發工具組中包括C和C++編譯程式、一個專用於Intel Xscale處理器的巨集彙編程式和鏈界程式、支援晶片跟蹤功能的AXD除錯程式、JTAG除錯介面，以及能支援開發底板(developer board)的ARM Firmware Suite(tm)韌體套裝。

　　ARM開發系統市場經理Dan Jaskolski說：“我們與英特爾合作得很緊密，以支援順應ARM結構的Intel XScale t技術的開發。我們對ARM結構的深入理解，使我們能以敏銳洞察力和專業眼光，為基於ARM技術的解決方案提供最高質量的編碼生成和除錯工具。全新 RealView開發工具組集合了所有必需元素，能保障快速而具成本效益地開發出採用Intel XScale處理器的系統和解決方案。”

　　英特爾的手持運算部門總經理Peter Green說：“Intel XScale處理器能幫助開發人員在多個方面，如網路基礎設施、無線和儲存應用等領域大幅削減開發成本，縮短開發週期。類似ARM RealView開發工具組這樣的工具提供了重要資源，使開發人員能在他們的平臺中加入所需功能和服務。”

ARM為意法半導體定製RealView開發工具
英國ARM公司宣 布：ARM為意法半導體公司STMicro定製ARM® RealView®開發工具包。ARM® RealView®開發工具包是一套完整的、高性價比開發除錯工具，用於意法半導體通用32位微控制器（MCU）產品。本工具包以ARM RealView Developer Suite™為基礎，其功能可滿足意法半導體產品的特殊需求。

ARM公司設計先進的數字產品核心應用技術，應用領域涉及：無線、網路、消費娛樂、影像、汽車電子、安全應用及儲存 裝置。 ARM提供廣泛的產品，包括：16/32位RISC微處理器、資料引擎、三維圖形處理器、數字單元庫、嵌入式儲存器、外設、軟體、開發工具以及模擬和高速 連線產品。 ARM公司協同眾多技術合作夥伴為業界提供快速、穩定的完整系統解決方案。

ARM Developer Suite v1.2 (電子綜合開發)

ARM Developer Suite™ ADS 是全套的實時開發軟體工具包編譯器生成的程式碼密度和執行速度優異可快速低價地建立ARM 結構應用ADS包括三種偵錯程式ARM eXtended Debugger AXD 向下相容的ARMDebugger for Windows/ARM Debugger for UNIX 和ARM 符號偵錯程式其中AXD 不僅擁有低版本ARM 偵錯程式的所有功能還新添了圖形使用者介面更方便的視窗管理資料顯示格式化和編輯以及全套的命令列介面該產品還包括RealMonitor™ 可以在前臺除錯的同時斷點續存並且在不中斷應用的情況下讀寫記憶體跟蹤除錯工具

ARM 的Real-Time Trace™ 和RealMonitor 均為重要的實時除錯解決方案能夠縮短開發週期提供特殊軟體除錯功能可運行於帶深度嵌入處理器核心的高整合系統晶片SoC ARM 的Real-Time Trace 產品包括跟蹤除錯工具MultiTrace 嵌入式跟蹤巨集單元和Multi-ICE ARM 的RealMonitor包括RMTarget™ RMHost™ 是ARM Developer Suite (ADS) 的補充硬體
Integrator™
Integrator 系列是靈活高效的系統晶片開發平臺整合ARM PrimeCell™外設和相關驅動器等軟體和硬體能夠縮短產品開發週期降低生產總成本韌體
ARM Firmware Suite™
ARM 韌體組是跟底層硬體相關的應用封裝能在ARM 開發平臺上迅速建立基於Integrator 或其它ARM核心的應用和作業系統模型工具
ModelGen
ModelGen 是在模擬器上開發和支援複雜半導體器件保留模組的先進建模工具為ARM 獨家擁有ARM 的合作伙伴採用ModelGen 在各種模擬器和計算平臺上實現訊號傳輸質量和時序模擬

Xilinx ISE 8.2i (強大電子開發)

Xilinx ISE 8.2 終於於2006.6月釋放。業界最完整的可程式設計邏輯設計解決方案，用於實現最優效能、功率管理、降低成本和提高生產率。

Xilinx ISE 8.2i 除了具有目前市場上最快的速度，Xilinx ISE v8.2i和新的Virtex-4™ FPGA系列還具有多達200,000個的邏輯單元和高達500 MHz的頻率效能，使設計者能夠實現完全嶄新的設計前景!Xilinx ISE 8.2領略世界上最容易使用的、首屈一指的PLD設計環境 ，由頂級FPGA工具供應商提供的高階邏輯解決方案Xilinx ISE 8.2

Xilinx ISE 8.2關鍵特性
支援Virtex-4系列器件 – 業界第一個多平臺FPGA
與最接近的競爭產品相比，Xilinx Fmax技術的平均效能快出10%-37%，最高效能快出70%。
可以節省一個或多個速度等級的成本，並可在邏輯設計中實現最低的總成本。
可支援多處理器工作站，通過在設計流程中採用超執行緒技術，使您能夠節省專案時間並充分使用工作站裝置。
無可比擬的易用性和獲得廣泛支援的平臺
2004與2005年的獨立調查顯示：ISE是FPGA設計者的首選 。

2006 年 6 月，今天宣佈推出其深受歡迎的整合軟體環境 (ISE) 設計工具套件8.2i 版，新版本增加了新的 ISE Fmax 技術，具有增強的物理綜合能力，可提高 Virtex™-4 和 Spartan™-3 架構的效能和時序收斂特性。通過使用 ISE 8.2i 軟體，設計者可將效能提升至比以前ISE 版本平均高出10% 到 37%，與相比，並將使用 Virtex-4 FPGA的效能提升至最高可超出競爭解決方案的70%。ISE 8.2i 還對其業界唯一的區域性重配置技術進行了增強，可實現更低的成本、更小的尺寸和更低的功耗。

　　通過以低於上一個ISE 版本的成本來提供相同的平均速度等級，這些新特性旨在進一步加強賽靈思面向高效能系統設計的解決方案，包括具有嵌入式處理、數字訊號處理

(DSP) 和高階連線性協議等功能的設計。通過在 ISE 工具中使用高階物理綜合功能，設計者可最大程度地提高效能吞吐率，加快上市時間，降低總開發成本。此外，諸如

ChipScope™ Pro 8.2i 片內除錯 (in-silicon debug) 整合以及更為強大的區域性重配置支援等特性進一步縮短了開發時間，降低了系統成本。

“我們一直在與設計者們合作以解決他們的關鍵挑戰，如時序收斂、成本和系統設計複雜度等。ISE 8.2i 通過高階設計編譯優化很好地解決了這些問題，提供了實質性的自動化

Fmax 提升和直觀的新介面特性，”賽靈思公司設計軟體部副總裁 Bruce Talley 說。“現在設計者可以有更大的把握來滿足其最終產品的系統性能、功能性和成本目標。”

ISE Fmax 效能技術可將設計速度提升至最高超出競爭解決方案 70%

　　新的 ISE Fmax 技術採用高效演算法以改善物理綜合與邏輯優化的結果，使 Virtex-4 FPGA 的效能優勢比競爭器件可最多高出 70%。ISE Fmax 技術包括用於設計重定時、時序驅動包裝與佈局、效能評估與佈局後邏輯優化的一整套功能。最新版本中包含的 ISE Xplorer 工具是一個易於使用的指令碼，可幫助設計者評估和優化 Virtex-4 與 Spartan-3FPGA 的效能，對於時序驅動設計可比以前版本平均提高 10% 的效能。ISE 8.2i 提供了一種效能評估模式，可對沒有時序約束的設計提供 37% 的直接效能改善。

　　ISE Fmax 技術與由 Synplicity 和 Mentor Graphics 提供的綜合優化技術互為補充。綜合優化技術與 ISE Fmax 技術的結合可使使用者滿足苛刻的時序目標。

　　“新的 ISE 8.2i 軟體與 Synplify Pro 綜合技術產品的結合，為賽靈思 FPGA 設計者們提供了推進時序效能的優勢，”Synplicity 公司 FPGA 產品營銷主管 Jeff Garrison 說。“我們一直與賽靈思保持緊密合作，以確保我們的最新技術，如最近在我們的 Synplify Premier 產品中引入的基於圖形的物理綜合際醯齲芄揮?ISE 軟體實現對接，從而為整個賽靈思 FPGA 產品線提供最快的時序收斂。”

　　“Mentor Graphics的高階 Precision Synthesis 解決方案在賽靈思 ISE 8.2i 版中的緊密整合，為我們的共同客戶同時提供了兩種環境的最佳特性，” Mentor Graphics 公司設計建立與綜合技術部總經理 Simon Bloch 說。“Precision Synthesis 中經過客戶驗證的設計分析技術，可實現自動/互動優化與使用者控制之間的恰當平衡，現在可為ISE 8.2i 中業界領先的賽靈思Fmax 技術提供有力補充。”

業界唯一的區域性重配置解決方案

　　通過推出 8.2i 版本，賽靈思增加了一種新的方法，以增強其業界首個且唯一的區域性重配置解決方案。區域性重配置可降低系統成本、尺寸、器件數量及功耗，適用於眾多的應用，如 軟體無線電 (SDR) 和高效能運算等。設計者現在可以在器件其餘部分繼續執行的同時將不同的硬體配置動態載入到 FPGA 的同一區域。這種實時可程式設計特性建立在現場可升級性和多引導方法的基礎上。現場可升級性和多引導方法已經使許多賽靈思客戶通過實時診斷提升了系統可靠性， 降低了現場服務成本，並延長了市場中已有產品的使用壽命。

易用性提高了生產率

　　ISE 8.2i 在效能評估模式中提供了快 37% 的按鈕，可 實現對無需約束的設計進行快速和輕鬆的評估。ISE 8.2i 還提供了對雙核 CPU 工作站的支援，可實現更快的編譯時間和在多個 CPU 核上的設計作業並行處理。業界最全面的功耗分析解決方案 Xpower、WebPower Tools 8.2i 中改進的 Web 分析功能以及新的功耗優化佈線技術都進一步加強了這些能力。ISE 8.2i Project Navigator（專案瀏覽器）和整合的 ISE Simulator（模擬器）工具在所有平臺上提供了全新直觀的 Windows XPTM 外觀和感受，使 ISE 8.2i 比以前任何時候都更容易學習和使用。

ChipScope Pro 8.2i

　　ChipScope Pro 8.2i 的釋出提供了業界最完善和易用的除錯解決方案，最快可超出模擬50 倍。ChipScope Pro 核心資源估計器可讓使用者發掘片上除錯與驗證功能選項，如觸發寬度、取樣深度，以及高階功能如觸發排序和儲存資格審查等，以決定片上可視性與 FPGA 資源分配之間的最佳平衡。

Xilinx EDK 8.2i - 嵌入式開發套件

Xilinx平臺FPGA，例如Virtex-4、Virtex-II Pro 或Spartan-3 器件系列允許工程團隊定製他們的硬核/軟核設計，以優化其特性集、效能、尺寸和成本. 採用靈活的可程式設計平臺，這些智慧的平臺工具能夠使系統架構、硬體和軟體工程師成為可程式設計系統領域的專家。

XPS 8.1i 支援Virtex-4 FX，並有一系列很有用的改進

我們很高興地宣佈釋出 8.1i 版嵌入式開發套件和平臺工作室工具包。這些功能強大的處理器開發工具是Xilinx 綜合性嵌入式解決方案的關鍵部分，面向Virtex 和Spartan的FPGA. Xilinx 平臺工作室工具包通過提取和自動化處理器系統設計，加速了嵌入式開發。

8.1i 主要的更新是對Virtex-4 FX 平臺FPGA器件和其它XPS改進提供新的設計支援，包括軟體域輪廓分析、硬體平臺開發的改進、易用性和產品的改進。 

Xilinx EDK 7.1 (嵌入式程式設計)

Xilinx EDK是一個囊括所有用於設計嵌入式程式設計系統的解決方案。這個預配置的套件包括了Platform Studio工具以及您用嵌入式IBM PowerPC™ 硬體處理器核和/或Xilinx MicroBlaze™軟處理器核進行Xilinx平臺FPGA設計時所需的技術文件和IP.

Xilinx EDK 7.1i - 嵌入式開發套件
Xilinx平臺 FPGA，例如Virtex-4、Virtex-II Pro 或Spartan-3 器件系列允許工程團隊定製他們的硬核/軟核設計，以優化其特性集、效能、尺寸和成本. 採用靈活的可程式設計平臺，這些智慧的平臺工具能夠使系統架構、硬體和軟體工程師成為可程式設計系統領域的專家。

XPS 7.1i 支援Virtex-4 FX，並有一系列很有用的改進

我們很高興地宣佈釋出 7.1i 版嵌入式開發套件和平臺工作室工具包。這些功能強大的處理器開發工具是Xilinx 綜合性嵌入式解決方案的關鍵部分，面向Virtex 和Spartan的FPGA. Xilinx 平臺工作室工具包通過提取和自動化處理器系統設計，加速了嵌入式開發。

7.1i 主要的更新是對Virtex-4 FX 平臺FPGA器件和其它XPS改進提供新的設計支援，包括軟體域輪廓分析、硬體平臺開發的改進、易用性和產品的改進。7.1i 主要包括以下的創新：  
  
 Virtex-4 FX 平臺FPGA嵌入式開發支援:
使用協處理器單元 (APU)單元應用，優化了效能，通過將它們移入硬體，強化了軟體功能 輪廓/分析關鍵有助於識別效能瓶頸，使設計功能面向FPGA 硬體 (XPS-SDK)的加速  
 硬體平臺開發的改進:
返回設計資源錯誤(C, MSS, MHS, etc.)
ISE 和XPS工具相結合- ISE直接呼叫XPS的程式，如基本系統組建器嚮導
設計資料表的生成
外設應用測試程式碼的生成
XPS 模擬環境檢查器
為XPS產生定製的板定義檔案
 
 易用性和其它產品改進
XMD的改進
支援新的MicroBlaze除錯邏輯、面積更小、下載更快
中斷和FLASH除錯的更精細控制
FLASH書寫程式的改進
自動引導下載程式的生成

模擬
XPS模擬環境檢查器
自動測試的生成
MicroBlaze ISS支援/改進
FSL快取記憶體儲存器連結介面
FSL資料鏈接
模型的改進
OPB Uartlite 支援中斷、波特率等
OPB GPIO支援中斷
OPB定時器支援多個定時器
系統模擬支援 (MicroBlaze)
為MicroBlaze系統生成虛擬平臺模型
概要
升級到 8.4版TCL
執行 GUI 和基本工具的命令列
DRC的改進
升級到新版GCC，用於MB和PPC
LWIP & XMK打包用於插槽： Ethernetlite的LWIP支援
編譯器的改進：新CMP指令， MB-gcc優化
資料表生成器
PBDE的改進
允許塊上有埠
使埠成為全域性或外部埠的能力
將原理圖捕捉到JPEG檔案中
將FSL嚮導併入Create IP嚮導
現在，產生/輸入外設嚮導在Verilog中輸出使用者核心
改進了庫處理－使用者庫
支援Verilog
 

Altera Quartus II 6.0 (電子設計):

Quartus II 軟體6.0在效能和效率上達到了最高水平。這一版本包括了FPGA供應商提供的第一款時序分析工具——TimeQuest時序分析儀，能夠很好的支援業界 標準Synopsys設計約束(SDC)時序格式。該版本還含有擴展團隊設計功能，提高了高密度設計協作的效率。

Altera在Quartus II軟體6.0高密度設計上實現重大改進

2006年5月9號 ，香港—Altera公司（NASDAQ: ALTR）今天宣佈開始發售6.0版的Quartus® II軟體。該版本包括了由FPGA供應商提供的第一款時序分析工具TimeQuest時序分析儀，為業界標準Synopsys設計約束（SDC）時序格式 提供自然、全面的支援。這一最新版本還包括擴充套件的團隊設計功能，能夠有效管理高密度設計團隊之間的協作。這些改進迎合了當今高密度90nm的設計要求，同 時為滿足客戶對更高密度FPGA的需求以及Altera發展下一代65nm產品系列打下了基礎。

Synopsys戰略聯盟總監Lonn Fiance評論說：“FPGA設計人員將業界標準SDC時序約束格式直接讀取到TimeQuest時序分析儀中，能夠更迅速的實現時序逼近。採用SDC 格式可以提高FPGA設計人員的效率，進一步促進標準時序驗證方法在半導體業界的應用。”

Quartus II 軟體6.0的新增功能包括：

TimeQuest時序分析儀
TimeQuest時序分析儀——新的 ASIC效能時序分析儀，能夠自然的支援業界標準SDC時序約束格式。TimeQuest時序分析儀幫助您建立、管理、分析具有複雜時序約束的設計，例如 時鐘複用設計和源同步介面，並能夠迅速進行高階時序驗證。Quartus II 軟體6.0訂購版含有TimeQuest時序分析儀。

工程管理介面——改進的團隊設計
工程管理介面——在頂層設計上 管理資源和時序預算。此外，您還可以利用工程管理介面來管理模組間的時序約束，以達到最佳效能。這一新功能使團隊能夠協作實現高密度FPGA設計，從而提 高設計效能和效率。這一功能是建立在Quartus II 軟體5.0和5.1首次引入的漸進式編譯設計基礎之上。

 
其他增強功能
SystemVerilog支援 ——包括對流行SystemVerilog語法的支援。SystemVerilog提高了暫存器傳送級(RTL)設計的抽象等級，更迅速的實現RTL設計。
改進的I/O引腳規劃器 ——直接對Altera®巨集功能、智慧財產權(IP)進行整合，以及對引腳的簡單分配。
擴充套件的板級設計支援——採用Stratix® II FPGA進行設計時，為設計輸出提供HSPICE模型，以提高電路板建模的效率。
LogicLock增強 ——提供LogicLockTM成員資源濾除功能，將某些資源型別(例如，數字訊號處理 (DSP)單元、 M4K儲存器等)的設計單元從LogicLock區域中自動濾除，從而提高了設計效率。
SignalTap II邏輯分析儀 ——含有Nios® II CPU SignalTap® II分解外掛。外掛協助完成對已定義Nios II節點集的“提取”，以及Nios II CPU助記符定義，從而提高了系統級除錯效率。
OS支援
Windows XP Professional x64 (32位)—— 執行Quartus II軟體32位應用軟體的Windows XP Professional x64作業系統支援Quartus II 軟體。64位硬體/軟體平臺上執行32位應用軟體的優勢在於能夠訪問更多的儲存器，從而提高了效能。
Red Hat linux Enterprise 4.0 ——現在提供支援。 
 

Nios.II.Development.Kit.Version.5.0（NiosII嵌入式處理器整合開發環境）

Altera Nios簡介

在20 世紀90年代末，可程式設計邏輯器件（PLD）的複雜度已經能夠在單個可程式設計器件內實現整個系統。完整的單晶片系統（SOC）概念是指在一個晶片中實現使用者定 義的系統，它通常暗指包括片記憶體儲器和外設的微處理器。最初宣稱真正的SOC――或可程式設計單晶片系統（SOPC）――能夠提供基於PLD的處理器。在 2000年，Altera釋出了Nios處理器，這是Altera Excalibur嵌入處理器計劃中第一個產品，它成為業界第一款為可程式設計邏輯優化的可配置處理器。本文闡述開發Nios處理器設計環境的過程和涉及的決 策，以及它如何演化為一種SOPC工具。

　　Altera清楚地意識到，如果把可程式設計邏輯的固有的優勢整合到嵌入處理器的開發流程中，我們就會擁 有非常成功的產品。基於PLD的處理器恰恰具有應用所需的特性。一旦定義了處理器之後，設計者就“具備”了體系結構，可放心使用。因為PLD和嵌入處理器 隨即就生效了，可以馬上開始設計軟體原型。CPU周邊的專用硬體邏輯可以慢慢地整合進去，在每個階段軟體都能夠進行測試，解決遇到的問題。另外，軟體組可 以對結構方面提出一些建議，改善程式碼效率和/或處理器效能，這些軟體/硬體權衡可以在硬體設計過程中間完成。

處理器體系和開發流程

Altera很早就認為建立基於Nios處理器的系統和處理器本身一樣很重要。隨著新生產品逐漸成熟，Altera必須讓嵌入設計者信服地接受新的處理器 和新的設計流程。我們最無法確定的是嵌入設計者是否接受新的指令集。隨著C成為嵌入設計的事實標準，這一問題也迎刃而解。Altera和Cygnus（現 歸RedHat所有）密切合作定義指令集體系，這樣Cygnus可以很容易地匯入和優化他們的GNUPro Toolkit，這是絕大部分設計者非常熟悉的標準GNU環境。

　　設計流程成為最大的問題。現成的微控制器提供了定義明確的外設組，由製造商集 成處理器和外設。可配置處理器讓設計者自行建立匯流排體系，定義儲存器對映和分配中斷優先順序，非常自由地完成更多的工作。Altera相信SOPC的優勢會 吸引嵌入設計者，但是條件是其它的需求最小，風險很低。

Nios II整合開發環境

Nios II整合開發環境(IDE)是Nios II系列嵌入式處理器的基本軟體開發工具。所有軟體開發任務都可以Nios II IDE下完成，包括編輯、編譯和除錯程式。Nios II IDE提供了一個統一的開發平臺，用於所有Nios II處理器系統。僅僅通過一臺PC機、一片Altera的FPGA以及一根JTAG下載電纜，軟體開發人員就能夠往Nios II 處理器系統寫入程式以及和Nios II處理器系統進行通訊。

Nios II IDE基於開放式的、可擴充套件Eclipse IDE project工程以及Eclipse C/C++ 開發工具（CDT）工程。

Nios II IDE為軟體開發提供四個主要的功能：

(1)工程管理器

Nios II IDE提供多個工程管理任務，加快嵌入式應用程式的開發進度。

新工程嚮導 ——Nios II IDE推出了一個新工程嚮導，用於自動建立C/C++應用程式工程和系統庫工程。採用新工程嚮導，能夠輕鬆地在Nios II IDE中建立新工程。

軟體工程模板——除了工程建立嚮導，Nios II IDE還以工程模板的形式提供了軟體程式碼例項，幫助軟體工程師儘可能快速地推出可執行的系統。

(2)編輯器和編譯器

Altera Nios II IDE提供了一個全功能的原始碼編輯器和C/C++編譯器

文字編輯器——Nios II IDE文字編輯器是一個成熟的全功能原始檔編輯器。這些功能包括：語法高亮顯示 - C/C++、程式碼輔助/程式碼協助完成、全面的搜尋工具、檔案管理、廣泛的線上幫助主題和教程、引入輔助、快速定位自動糾錯、內建除錯功能。

C/C++編譯器——Nios II IDE為GCC編譯器提供了一個圖形化使用者介面，Nios II IDE編譯環境使設計Altera的Nios II處理器軟體更容易，它提供了一個易用的按鈕式流程，同時允許開發人員手工設定高階編譯選項。

Nios II IDE編譯環境自動地生成一個基於使用者特定系統配置（SOPC Builder生成的PTF檔案）的makefile。Nios II IDE中編譯/連結設定的任何改變都會自動對映到這個自動生成的makefile中。這些設定可包括生成儲存器初始化檔案（MIF）的選項、快閃記憶體內容、仿 真器初始化檔案（DAT/HEX）以及profile總結檔案的相關選項。

(3)偵錯程式

Nios II IDE包含一個強大的、在GNU偵錯程式基礎之上的軟體偵錯程式－GDB。該偵錯程式提供了許多基本除錯功能，以及一些在低成本處理器開發套件中不會經常用到的高階除錯功能。

基本除錯功能——Nios II IDE偵錯程式包含如下的基本除錯功能：執行控制、呼叫堆疊檢視、軟體斷點、反彙編程式碼檢視、除錯資訊檢視、指令集模擬器。

高階除錯 ——除了上述基本除錯功能之外，Nios II IDE偵錯程式還支援以下高階除錯功能：硬體斷點除錯ROM或快閃記憶體中的程式碼、資料觸發、指令跟蹤。

(4)快閃記憶體程式設計器

使 用Nios II處理器的設計都在單板上採用了快閃記憶體，可以用來儲存FPGA配置資料和/或Nios II程式設計資料。Nios II IDE提供了一個方便的快閃記憶體程式設計方法。任何連線到FPGA的相容通用快閃記憶體介面（CFI）的快閃記憶體器件都可以通過Nios II IDE快閃記憶體程式設計器來燒結。除CFI快閃記憶體之外，Nios II IDE快閃記憶體程式設計器能夠對連線到FPGA的任何Altera序列配置器件進行程式設計。

ModelSim SE 6.1F (電子模擬):

2006.6月初發行的最新版本：ModelSim SE 6.1f

ModelSim專業版,VHDL、Verilog和Mixed-HDL模擬器

Mentor Graphics ModelSim SE 6.1b是業界最優秀的HDL語言模擬器，它提供最友好的除錯環境，是唯一的單核心支援VHDL和Verilog混合模擬的模擬器。是作 FPGA/ASIC設計的RTL級和門級電路模擬的首選，它採用直接優化的編譯技術、Tcl/Tk技術、和單一核心模擬技術，編譯模擬速度快，編譯的程式碼 與平臺無關，便於保護IP核，個性化的圖形介面和使用者介面，為使用者加快調錯提供強有力的手段。全面支援VHDL和Verilog語言的IEEE 標準，支援C/C++功能呼叫和除錯

具有快速的模擬效能和最先進的除錯能力，全面支援UNIX(包括64位)、Linux和Windows平臺。
主要特點：
RTL和門級優化，本地編譯結構，編譯模擬速度快；
單核心VHDL和Verilog混合模擬；
原始碼模版和助手，專案管理；
集成了效能分析、波形比較、程式碼覆蓋等功能；
資料流ChaseX；
Signal Spy；
C和Tcl/Tk介面，C除錯

Synplify Pro 8.1

http://www.9iv.com/down/soft/1489.htm?eid=217990

Synplify Pro 8.1半導體設計及驗證軟體供應商Synplicity公司近日對其可程式設計邏輯器件(PLD)綜合軟體Synplify Pro 8.1進行了改進。Synplify Pro軟體支援Verilog-2001標準以及新器件及新作業系統(OS)。最新版本的Synplify Pro軟體提高了若干項QoR(最終結果質量)，以及增效定時引擎及自動暫存器重新定時功能的增強，能夠提高設計人員的產出率，並且效能更佳。

業界領先的基於FPGA的ASIC原型驗證綜合工具，通過提供諸如團隊設計、自動re-timing、快速的編譯以 及額外的特性來優化設計結果。除了具有B.E.S.T.引擎外，Synplify pro又加入了D.S.T.(Direct Synthesis Technology),SCOPE(Synthesis Constraint Optimization Environment),STAMP和多點優化等技術來滿足設計者的需求。Synplify pro提供了和佈局佈線工具之間的native-link介面來完成Push-Button的流程，使使用者只需要點選就可以完成所有的綜合和佈局佈線的工 作。基於Synplicety公司的B.E.S.T.引擎，Synplify Pro可以輕鬆綜合數百萬門的設計而不需要分割。

Synplify Pro詳細功能描述

　　 ◇ 提供優於傳統綜合技術的快速的全域性編譯和綜合優化，針對算術模組和資料路徑的高效能和高面積利用率的優化；

　　 ◇ 提供對設計約束的全面控制，智慧化人機介面，提高設計效率，結合具體器件結構，提供最佳效能；

　　 ◇ 提供自動的RAM例化過程，提供自動時鐘控制和同步/非同步清零暫存器結構，自動識別FSM和選擇編碼方式以達到最佳效能，提供針對FSM的快速的除錯和觀察工具，自動進行流水處理，以提高電路效能；

　　 ◇ 在不改變原始碼的情況下，提供內部線網到外部測試管腳的能力，在原始碼、RTL檢視和Log檔案之間的互動標識能力；

　　 ◇ 整合化、圖形化的分析和除錯關鍵路徑的環境；

　　 ◇ 支援黑盒子的時序以及管腳資訊，支援同時實現多個應用，通過設計劃分支援Xilinx模組化設計；

　　 ◇ 自動對組合邏輯進行暫存器平衡以提高效能，支援智慧化的增量綜合。

Synplicity Amplify V3.6.1 (電子物理優化器):

是 第一款為FPGA設計的物理綜合產品。 Amplify Physical Optimizer 產品補充了流行的Synplify FPGA綜合產品，可通過在綜合過程中充分利用物理設計資訊來提高效能和生產力。Amplify Physical Optimizer是為那些需要從他們的Xilinx Virtex?系列和Spartan-3 系列器件中獲得儘可能的最高的效能的開發人員建立的。 Amplify產品已經被全球100多家企業採用。 Amplify?工具結合了暫存器級（RTL）的圖形物理約束以及創新的可同時完成佈局和邏輯優化的物理綜合演算法。其輸出不僅是一個邏輯設計的物理佈局， 而且是一個新的物理優化的網表。另外，Amplify產品還包括了全部的Optimization Physical Synthesis (TOPS)技術。 TOPS技術進一步提升了效能，同時還通過高度準確的時序估算降低了設計反覆次數。
 
 

Mentor Graphics LeonardoSpectrum V2005a.82 (HDL邏輯綜合軟體):

LeonardoSpectrum是Mentor公司出品的一款HDL邏輯綜合軟體，有了LEONARDO SPECTRUM，您即可利用VHDL或是Verilog語言,LeonardoSpectrum是由Mentor Graphics發展，不但操作非常方便，還具備工作站等級ASIC工具的強大控制能力和最優化功能特色。

LEONARDO SPECTRUM 是非常好的邏輯綜合軟體，有了 LEONARDO SPECTRUM，您即可利用VHDL或是Verilog語言建立PLD、FPGA和ASIC元件。LeonardoSpectrum是由Mentor Graphics發展，不但操作非常方便，還具備工作站等級ASIC工具的強大控制能力和最優化功能特色。LeonardoSpectrum提供 PowerTabs選單，工程師面對設計挑戰時，可使用其中的先進合成控制選項；除此之外，LeonardoSpectrum也包含強大的除錯功能和業界 獨有的五路相互探測能力（five-way cross-probing），使您更快完成設計的分析與合成。

Mentor Graphics Leonardo Spectrum提供更好的合成能力
　　 Leonardo Spectrum是Mentor Graphics發展的合成工具，它能協助Atmel客戶在一個合成環境中使用VHDL或Verilog語言完成FPGA設計，讓他們針對工業控制、通 信、寬頻、無線與多媒體等應用市場，更輕易的建立和管理FPSLIC設計。LeonardoSpectrum的操作非常簡單，又支援各種複雜設計方式，設 計人員可精密控制他們的FPGA設計，並獲得最佳設計結果，滿足他們的所有設計需求。

　　LeonardoSpectrum是Mentor Graphics的子公司Exemplar Logic的專業VHDL/Verilog HDL綜合軟體，簡單易用，可控性較強，可以在LeonardoSpectrum中綜合優化併產生EDIF檔案，作為QuartusII的編譯輸入。該軟 件有三種邏輯綜合方式：Synthesis Wizard（綜合嚮導）、Quick Setup（快速完成）、Advanced FlowTabs（詳細流程）方式。三種方式完成的功能基本相同。Synthesis Wizard方式最簡單，Advanced FlowTabs方式則最全面，該方式有六個選項單，如圖所示，分別完成以下功能：器件選擇、設計檔案輸入、約束條件指定、優化選擇、輸出網表文件設定及 選擇呼叫佈局佈線工具。
以上每步操作都提供相應的幫助，簡單明瞭。需要注意的是，在輸入設計檔案時要正確排列檔案的次序，將底層檔案放在前面，頂 層檔案放到後面，這樣LeonardoSpectrum軟體才能正確地建立資料資訊庫。綜合完成後，可以將輸出網表文件 （.EDF）作為MAX+PLUS II或Quartus II的設計輸入檔案，再完成編譯、模擬、定時分析和器件程式設計等步驟，完成整個系統的設計過程。 

Mentor Graphics FPGA Advantage 7.2 (FPGA設計):

Mentor Graphics高階設計工具FPGA Advantage!從設計建立到模擬、綜合的高階技術，包括設計的管理、高階模擬除錯手段、後模擬、 物理綜合等，FPGA 7.2有一個更高的提升!

FPGA Advantage For HDL Design為FPGA設計提供一套整合易用的完整解決方案，涵蓋設計的建立、模擬驗證、綜合、佈局佈線以及文件和設計的管理。它把Mentor三個強大 的工具緊密結合在一起，HDL Designer Series做設計建立、文件和管理；ModelSim做模擬；Leonardo Spectrum做綜合，是業界唯一的FPGA全流程設計工具。FPGA Advantage使您的FPGA設計環境更強大，大幅提高您的總體生產力。

 Mentor Graphics 公司簡介

Mentor Graphics® 是電子設計自動化技術的領導產商，它提供完整的軟體和硬體設計解決方案，讓客戶能在短時間內，以最低的成本，在市場上推出功能強大的電子產品。當今電路板 與半導體元件變得更加複雜，並隨著深亞微米工藝技術在系統單晶片設計深入應用，要把一個具有創意的想法轉換成市場上的產品，其中的困難度已大幅增加；為此 Mentor提供了技術創新的產品與完整解決方案，讓工程師得以克服他們所面臨的設計挑戰。

Mentor Graphics Precision 2005b.91 最新版，簡介:
Mentor Graphics Precision RTL Synthesis適應FPGA發展的新一代RTL綜合器，具有非常直觀的介面、準確的時序分析和先進的優化演算法，能同時滿足最佳設計結果和最短上市時間 的要求。SDC格式的時序約束加上精確的時序分析引導優化，完成最具挑戰性的設計。採用獨特的ASE優化演算法，自動實現狀態機、跨層次和多餘組合邏輯的優 化；互動式精確時序分析和約束分析保證完美的結果，整合的原理圖清晰地展示綜合流程和特殊資源的利用並查詢關鍵路徑。

Mentor最新Precision RTL工具實現FPGA與ASIC互轉

Actel公司和Mentor Graphics公司近日宣佈推出最新版本Mentor Graphics Precision RTL綜合工具。據介紹，該工具有助於設計師在使用Actel以Flash為基礎上電即行ProASIC Plus系列現場可程式設計門陣列(FPGA)器件的設計中大幅提升效能。與先前的軟體版本相比，使用Precision RTL綜合工具的客戶預計可提升時鐘頻率平均達18%。Precision RTL綜合工具已完全整合在Actel的Libero 6.0整合設計環境(IDE)中，讓設計人員可設定更高的頻率，甚至在現有的設計流程中實現更高的ProASIC Plus器件效能提升。

    據介紹，此工具經過Actel的測試，涵蓋30,000個邏輯單元的多種設計，結果證明這工具可明顯提高時鐘頻率。Precision RTL綜合工具是通過配置特定的結構演算法，以增強精確的時序驅動綜合技術和採用多種優化技術來實現的。

    Precision RTL綜合工具為複雜的FPGA設計提出了一個嶄新方法的定義。該工具基於統一的資料模型，讓設計人員進行多角度的交叉探測，以便在分析設計時更好地進行 控制。其直觀的除錯環境包括增量時序分析工具，可以幫助客戶把握下一代FPGA的實施和時序設計挑戰，從而縮短設計週期並提高效能。

    ProASIC Plus系列器件系統門密度在75,000至100萬個系統門之間。ProASIC Plus集精細顆粒和單晶片的類ASIC架構與非易失性Flash配置儲存器於一身，是專用積體電路(ASIC)以外的可選方法。這些器件擁有與ASIC 相同的特性，即上電即可執行、低功耗，兼具高度安全性及中子引發韌體錯誤免疫力，並無需額外配置儲存器。ProASIC Plus的結構和設計方法支援現有的FPGA及ASIC工具流程，可縮短產品面市時間，讓設計人員在FPGA與ASIC方案之間轉移。
Mentor Graphics Precision RTL主要特點：
設計介面由流程步驟驅動；
整合對主流佈線器的介面；
支援VHDL、Verilog、EDIF的任意組合；
ASE優化，暫存器重定時、跨層次綜合；
多時鐘、非同步時鐘分析
What-if時序分析；
未約束分析

設計建立和流程管理系列工具,10月份最新發行!

HDL Designer Series為提高設計效率和設計質量提供了無與倫比的靈活手段和功能。通過圖形化、文字或兩者的組合，結合IP的引入，快速高效的建立設計，HDL可視 化和統一的HDL風格和文件能力，版本管理為團隊設計提供了基礎，全面的VHDL、Verilog和mixed-HDL支援適應百萬門的FPGA， ASIC和SoC設計。與模擬工具如ModelSim和綜合工具如Precision結合提供完整的FPGA/ASIC設計流程。HDL Designer Series包含以下四個系列產品。

HDL Pilot設計管理工具；
HDL Author 設計建立工具；
HDL Detective設計分析、視覺化和文件管理工具；
HDL Designer包含以上三個工具的所有功能。

Mentor Graphics HDL Designer 2005.2加快複雜晶片設計的輸入與分析

　　 Mentor Graphics HDL Designer 工具套件，為客戶帶來生產力更高的設計輸入、分析與管理功能，包括更強大的聯機資料表格，無論設計複雜性如何，都能迅速建立高品質且結構良好的硬體描述語 言。HDL Designer Series可協助工程師迅速輸入和分析複雜的ASIC、FPGA和系統單晶片設計，讓客戶新產品於更短時間內上市。
　　
　 　 Mentor Graphics公司HDL Designer Series行銷總監Valerie Rachko表示，不管設計工程師採用何種硬描述語言設計方法，HDL Designer Series工具套件都為他們提供一套完整作業環境，使他們能輕易完成硬體描述語言設計、分析和管理。實際應用結果證明，包括Interface- Based Design™在內的多項特色讓複雜線路描述更簡單；為進一步滿足工程師的設計需求，新版本還加強了檔案記錄、顯示、除錯與設計管理功能。
　　
　　 以介面為基礎的IBD設計方法讓複雜設計的線路描述更簡單為了讓線路設計更簡單，以介面為基礎的Interface-Based Design（IBD™）設計方法會用觀看方便的精簡表格來顯示線路結構，這個表格編輯環境允許設計工程師迅速指定訊號線路，然後產生對應的VHDL或 Verilog結構描述，使用者甚至能以功能方塊圖的形式來觀看IBD描述資料。
　　
　　 為支援IBD設計方法，HDL Designer Series 2004.1提供了多項新功能特色，包括：
　　 ◎ 加入和刪除電路，並將修改結果傳給整個階層架構
　　 ◎ 加入和刪除某些階層，以便調整階層架構的階層安排方式
　　 ◎ 動態更新IDB與功能方塊圖視窗的對應內容
　　 ◎ 展開或縮合指定的表格行列，讓使用者設定自己喜愛的視窗顯示格式
　　 ◎ 利用滑鼠拖曳來調整表格的行列順序
　　
　　 Debug Detective功能加強
　 　 Debug Detective™讓HDL Designer Series擁有更強大的硬體描述語言模擬能力，同時還提高ModelSim®設計流程的生產力；Debug Detective會在ModelSim內執行，並以圖形或表格來顯示硬體描述語言程式程式碼，進而加強設計除錯能力。
　　
　　 Debug Detective的新特色和加強功能包括：
　　 ◎ 更強大的狀態機器執行結果辨識能力（rendering recognition）
　　 ◎ 可規劃的探測顯示功能
　　 ◎ 模擬工具列和ModelSim功能選單提供更多的模擬控制選項
　　 ◎ 範圍更廣的探測變更資訊與force控制

　　關於HDL Designer Series

　 　 HDL Designer Series的功能涵蓋設計輸入與管理程式所有層面：HDL Pilot™提供設計管理；HDL Detective™提供設計分析與檔案記錄；HDL Author™提供文字與圖形編輯以及檔案記錄；HDL Designer™把單點工具所有功能和更強大檔案記錄能力結合成單一解決方案；Debug Detective則把除錯和設計分析能力提供給ModelSim模擬解決方案。HDL Designer Series同時提供硬體描述語言設計、分析與管理功能，是電子設計自動化產業最完整的工具套件；此外，HDL Designer Series還支援所有常用的模擬與合成工具。

　　關於 Mentor Graphics

　　 Mentor擁有世界一流的電子軟/硬體設計解決方案，為全球最成功的電子與半導體公司提供電子自動設計化的產品與諮詢服務；同時，也是今年第五度蟬連美 國的最佳軟體技術協助成就獎(STAR Award)的公司。Mentor成立於1981年，去年營收將近6億美元，全球約僱用 3,100 員工。公司總部位於美國奧勒岡州(Oregon)
 

Synplicity Certify 6.4 (FPGA原型驗證):

Synplicity公司是全球最大的FPGA設計與ASIC驗證軟體供應商，是全球十大EDA軟體公司之一。自1995年在美國矽谷成立 以來，營業額每年以超過80%的增長率提高。公司旗下最著名的FPGA綜合軟體----Synplify在國內已為廣大工程師熟悉和使用。相信其正式進入 中國以後，隨著服務與技術支援力度的提高，定將使廣大工程師受益

Synplicity目前主要產品有HDL綜合工具：Synplify，高階HDL綜合工具：Synplify Pro, HDL物理綜合工具：Amplify，及ASCI到FPGA轉換工具: Certify等

Synplicity公司出品的Certify是RTL級多片分割與綜合ASIC原形驗證技術解決方案。為了提高複雜晶片一次成功的可能性， Certify為客戶提供了利用多片FPGA晶片快速而詳細的除錯和驗證大規模ASIC晶片的解決方案。Certify可以快速地在RTL級建立原型，並 利用FPGA來實現。同時，Certify提供給客戶在實時條件下聯合除錯軟硬體的能力。另外，Certify又加入了DW和門控時鐘的支援，這樣低功耗 設計（手持類晶片）的晶片驗證就不存在問題了

Rhapsody 6.2高階嵌入式開發工具！於2005.12最新發布！增強圖形處理能力與程式開發引擎！它為嵌入式軟體的開發提供了一個“四化”的支撐平臺，即視覺化、 工程化、自動化和團隊化。它提供了視覺化的開發環境，貫穿了工程化的設計思想，使用了自動化的開發模式，並支援團隊化的協作開發。

I-Logix Rhapsody在業界享有盛譽。 美國國家航空暨太空總署(NASA)的火星探路者航天器就是運用Rhapsody在VxWorks上開發應用程式。

The newest release of Rhapsody 6.1, offers a rich feature set to users with key enabling technologies that empower designers and developers to use SysML,

DoDAF, CORBA and in a natural, easy-to-use tool environment.  Loaded with enhancements and new features to make a seamless and efficient environment for

systems, software and testability, the new tool family represents a “best of breed” solution to users.

根據第三方的報告，Rhapsody正在迅速成為國防/航空航天領域首選的MDD（模型驅動開發，Model Driven Development）開發環境，在一系列專案中被作為主要開發工具來使用，如Joint Strike Fighter (JSF), Future Combat Systems (FCS) and F-22等，同時在通訊、醫療、汽車和消費電子等領域贏得快速持續的增長。

I-Logix公司的Rhapsody系列產品將實時嵌入式應用軟體的設計和開發帶入了革命性的新階段 。Rhapsody 是一種基於統一建模語言UML（Unified Modeling Language? ） 的視覺化程式設計環境。通過特有的把UML各類檢視對映為具體目標機程式語言的技術，Rhapsody提供給你一個完整的用於複雜實時嵌入式應用軟體從分析、 設計一直到程式碼實現和軟體測試的開發環境。Rhapsody採用基於UML模型的開發方法，通過從設計模型中直接生成高質量的程式碼，將開發的重心從編碼轉 移到設計上來，這種自動化的軟體開發方法有效的促進了團隊合作，極大的提高了軟體重用率和程式碼質量，大大縮短了整體的開發時間，代表了軟體開發自動化的發 展方向.

業界領先的Rhapsody是一個模型驅動的開發環境，它以UML2.0為基礎，使大小不同的專案都能夠通過視覺化 建模的方法分析、設計、實現和測試自己的工作，構建和配置實時嵌入式應用。Rhapsody專為嵌入式市場的特殊需求設計和優化，包括實時系統的行為語 義，實時作業系統的支援，無作業系統的實時應用支援，遺產程式碼的逆向工程、設計級的除錯、高效的程式碼自動生成（C、C++、Ada、Java）和文件自動 生成等。客戶報告說，Rhapsody使他們大大縮短了開發週期，哪怕在初次使用該工具的情況下。 

Rhapsody6.0與以往版本相比有幾個突破性的改進：

不僅支援軟體開發的面向物件方法，也支援傳統的面向功能分解的結構化方法。 Rhapsody獨創地擴充了UML使得面向功能和麵向物件的設計技術和諧共存於同一個環境之中。
不僅適合軟體開發者的需要，也適合作為系統設計的工具來使用。
對C語言的支援進一步強化。無論32位嵌入式應用還是8位/16位應用，無論是否有實時作業系統，Rhapsody5.0都提供強有力的開發手段。
I- Logix的首席講師Bruce Powel Douglass博士在近期來華訪問的演講中，介紹了Rhapsody的幾個重要特性：完全遵循UML標準、獨特的模型/程式碼相關性技術以及圖形化的、設 計級的除錯和驗證技術。此外，Rhapsody還能支援大專案開發對於資訊共享的需要。每個使用者在私有工作區維護自己的設計模型，Rhapsody將所有 設計模型以包的形式儲存在專案內，並提供管理和劃分功能。團隊之間可以通過工作區的直接匯入以及現有的配置管理工具實現協同開發。 

    UML的忠實“追星族”  

    UML（統一建模語言）給軟體界帶來的震動不亞於六級地震，它與OOAD（面向物件分析和設計）工具的結合，更使軟體工程思想的實現往前走了一大步。 Rhapsody是業界第一個遵循UML語言的面向物件設計工具。總部在美國的I-Logix是OMG（物件管理組織）的成員，並且參與了UML標準的制 訂。UML在1997年11月成為OMG採納的標準建模語言，Rhapsody在1998年2月就開始提供對UML的支援。 

    在Rhapsody中，設計者可以建立UML支援的9種圖：順序圖、協作圖、類圖、物件圖、用例圖、構件圖、狀態圖、活動圖和實施圖，其中類圖和物件圖在 Rhapsody中統稱為物件模型圖。不同的圖側重於模型的不同方面，簡化了設計過程。Rhapsody還提供了一整套UML設計元素，用來構造不同的 UML設計圖表，所有的圖表共同構成了一個反映設計的模型。

可以從瀏覽器中檢查整個模型，也可以用模型檢查器檢查模型的一致性以及語法的正確性。 

    雖然不能提供所有的UML功能，但Douglass博士在介紹Rhapsody的時候強調，I-Logix可以保證只要是Rhapsody提供的功能，都 遵循UML標準，而某些OOAD工具會提供一些UML標準之外的專有功能。I-Logix認為，提供一些專有功能模組雖然豐富了工具的內容，但削弱了 UML的通用優勢。完全遵循UML標準可以在統一標準的基礎上對嵌入式系統進行完全的和精確的分析。 

    自動化程式碼生成  

    Rhapsody採用基於模型的開發方式，能從設計模型直接生成可執行的應用程式和基於特定平臺的、產品級的、高質量程式碼。將開發的重心從編碼轉移到了設計，顯著地提高了總體開發效率。 

    其程式碼生成框架的最大特點在於模型／程式碼相關性。程式碼和模型作為同一設計的不同檢視而共同存在，當改變其中任意一個時，另外一個也隨之自動更新，這使得設計模型總是和實際程式碼一致。 

    Rhapsody提供了150多個屬性用來定製程式碼的生成，其中包括生成可執行程式或特定的檔案（如原始檔、Makefile、庫等）、指定參與某個編譯 的具體元素、在執行速度和程式碼尺寸之間進行取捨、指定生成程式碼的風格、選擇實時時鐘或模擬時鐘等。在Rhapsody中還可以將經常使用的配置屬性儲存下 來，以簡化由於不同需要而生成不同程式碼的過程。也可以對程式碼生成框架進行擴充，以滿足特定的需求。靈活的程式碼生成機制在縮短開發週期的同時，提高了程式碼質 量。 

    因為Rhapsody專門針對嵌入式開發，所以對實時效能的支援是它的重要組成部分。Rhapsody的實時框架提供了一套為實時嵌入式應用專門優化的設 計模板，該實時框架完全開放，使用者可以根據特定的作業系統以及應用環境進行定製。應用程式的編寫與自動生成都基於具有統一介面的實時框架，開發出來的應用 軟體與具體的平臺無關。 

    邊設計邊除錯 

    所謂設計級除錯能力就是允許在設計的同時對設計進行除錯和驗證，這樣設計者可以在更短的時間內得到被證明是正確的設計方案。通過使用可執行的設計模型， Rhapsody使使用者在除錯和驗證階段仍然可以將工作重點放在設計上，消除了許多冗長乏味的程式碼級除錯時間。 

    Rhapsody實時執行框架在生成的程式碼中提供了除錯和平臺相關的介面，從而可以在設計環境中監視和控制程式碼的執行。開發人員只需在程式碼生成過程中選擇 適當的除錯方式，就可以使用Rhapsody的程式碼級除錯能力。除錯模式可以設定為“動態”和“跟蹤”。 在“動態”模式中，可以執行設定單步命令、設定斷點、產生事件等操作，被除錯的程式既可以在本地執行，也可以在目標系統上執行，執行環境可通過 TCP/IP與開發環境相連。Rhapsody提供了一個視覺化的編譯資訊輸出視窗，只需要雙擊編輯器中的錯誤資訊，即可直接跳到程式中出現錯誤的地方。  

    “動態”模式最強大的功能是同時從多種角度展示被除錯的程式段的動態資訊，如順序圖、狀態圖、瀏覽器中的屬性值和關係等。通過動態的順序圖顯示各個例項之 間的互動，可以使開發者對系統行為有更為深刻的理解和體會。當除錯完成後，可以很快地重新生成程式碼以代替除錯程式碼，或通過巨集定義使除錯程式碼無效。

I-Logix Statemate 4.0 (複雜嵌入式自動解決)

美國I-Logix公司的Statemate 是其多年在從事眾多實際工程的基礎上提煉出來的一個工具軟體包，它是目前世界上最強大和最完整的面向功能需求的系統級自動設計軟體包，它定位於複雜的嵌入 式系統或實時系統，其寬廣的工程應用範圍和針對系統層設計的專業技術是其他在系統級設計的工具（如Mathworks公司的state flow，simulink，matlab；ISI 公司的Matrixx, BetterState等）所無法比擬的。而飛機的航空電子與飛行控制系統正是這樣一個複雜的實時嵌入式系統，利用Statemate MAGNUM從事其設計是非常合適的。
　　Statemate 軟體運用最先進的行為圖形建模方法和原型生成技術，使系統設計的工程師能夠在規範階段就可以對整個系統的行為方式、功能要求、控制方式等進行視覺化的調 試、驗證、發現和糾正規範文件中相應的模糊、冗長、錯誤的地方，從而避免在產品的物理原形階段或測試階段才發現上述問題。

   當今嵌入式系統設計者面臨著大量複雜性設計的挑戰。這類挑戰來自於設計內容的增加，多變的新特徵，模糊的設計引數以及使用者不斷增長的需求。這些挑戰即使是 對那些裝備最精良的設計小組而言也是遠遠超出了他們的技術能力。更令人驚訝的是，還有大部分複雜系統是用文字形式進行描述的，這種非正規而又不可測試的交 流方法常常導致代價高昂的修改。大量的研究顯示在整合期間糾正一個錯誤的花費將是在規範制定期