讓source insight 支援verilog HDL-強大，牛
引言
工欲善其事，必先利其器。最近用verilog在FPGA上做一個簡易的計算器，整個工程由6個模組組成，之前寫的程式碼都是很小的，模組也很少，一般就一兩個，沒感覺出彆扭。但是模組多了就發現，模組之間的關係就比較複雜，例化一個module時，要反覆檢視模組的介面，這要反覆開啟關閉對應的檔案，比較麻煩。我之前是做嵌入式軟體的，深知一個好的程式碼編輯工具的重要，其中source Insight是其中的佼佼者。所以就想用source Insight來寫verilog，但是發現只支援VHDL，不支援verilog。事在人為，經過努力，終於搞定，效果還行。變數的索引，模組的索引，很方便。
2.1下載對應的clf檔案
這有一個現成的。我剛傳上去的。
官網連結：
2.2 配置source Insight
1》以前有的，請刪除
options－》preferences－》languages－》delete－》verilog
2》增加語言
options－》preferences－》languages－》import－》*.clf
這樣會在左側列表裡增加一個verilog custom
3》增加型別
step1>
options－》document options－》add type
step2>
type name處填入：verilog
step3>
file filter處填入：*.v
step4>
在下面的language選擇verilog custom
step5>
選中：symbol window
step6>
close
2.3測試
下圖是我的測試結果。
可以看到，只要把滑鼠移到對應的位置，在索引框裡就可以看到索引結果和索引關係，比原來用notepad++和UE方便許多。
2.4小結
對於開發工作，一個好工具確實很重要，會提高工作效率，並節省人的精力，讓我們把精力集中在有價值的地方。
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