如圖是器件工作時的電壓變化，當reset_n在Recovery Time Check+Removal Time Check時間段內發生變化時會產生一個非高非低的訊號，稱之為亞穩態。如果電路有亞穩態存在會對之後的電路產生無法預測的錯誤，通過比較可得在各模組之間使用非同步電路可以使電路簡單化但會產生亞穩態，在各模組內部使用同步電路以便對電路效能進行測試有利於驗證。因此要在各模組中涉及一個可以有效消除亞穩態的電路。現在比較通用的是非同步復位同步釋放（所謂非同步復位，就是復位訊號可以直接不受時鐘訊號影響，在任意時刻只要是低電平就能復位（假如約定低電平復位），也就是說，復位訊號不需要和時鐘同步。而同步釋放就很有意思了，它的意思是讓復位訊號取消的時候，必須跟時鐘訊號同步，也就是說正好跟時鐘同沿

。）

下面是一個比較通用非同步復位同步釋放的verilog程式碼：

module prac (

        clk,
        reset_n,
        dataa,
        datab,
        outa,
        outb
    );
    input        clk;
    input        reset_n;
    input        dataa;
    input        datab;
    output        outa;
    output        outb;
    reg            reg1;
    reg            reg2;
    reg            reg3;
    reg            reg4;
    assign    outa    = reg1;
    assign    outb    = reg2;
    assign    rst_n    = reg4;
    always @ (posedge clk or negedge reset_n)      //“非同步復位同步釋放”的復位模組

    begin
        if (!reset_n)
            begin
                reg3    <= 1'b0;
                reg4    <= 1'b0;
            end
        else
            begin
                reg3    <= 1'b1;
                reg4    <= reg3;
            end
    end

    always @ (posedge clk or negedge rst_n

)   //功能模組，注意rst_n是沿變驅動。
    begin
        if (!rst_n)
            begin
                reg1    <= 1'b0;
                reg2    <= 1'b0;
            end
        else
            begin
                reg1    <= dataa;
                reg2    <= datab;
            end
    end
endmodule

綜合後的RTL圖表如下：

       這裡的reg1，reg2時域DP實際上是經過reg3，reg4處理過的時域，假設reg3內rese_n與clk產生了亞穩態，由於已知亞穩態產生的電流是一個很小且短暫的訊號那麼當亞穩態的產生電流傳到reg4時因為clk的限制導致傳不到reg1，2，從而達到消除亞穩態的目的（reg4比reg3傳導訊號有一個週期的延遲）或許有人會說如果只加一個觸發器由於clk的限制在reg1，2同樣可以消除亞穩態，為什麼要加兩個？假設亞穩態在傳到reg1，2時正好在clk的上升沿附近那麼此時的亞穩態是沒有辦法消除的，而增加相同時域的D觸發器就是避免此類現象的產生。實際上隨著D觸發器個數的增加亞穩態產生的概率是成平方倍的減少的，根據大量的工作經驗一般在使用兩個觸發器後基本上就能避免亞穩態的產生。