基於FPGA視訊影象處理系統設計
摘要
本報告給出一個基於FPGA+兩片DDR2組成的核心板、帶有4路視訊輸入和VGA介面的開發板進行的視訊影象採集和處理系統的設計。使用TW2867進行視訊輸入訊號的編碼，儲存到DDR2中，通過FPGA和ARM的聯合控制，通過I2C匯流排進行通訊，進行數字影象處理，實現了單通道視訊訊號輸入螢幕顯示、4通過視訊訊號輸入4分屏顯示、邊沿檢測演算法，將處理結果通過VGA介面連線到LCD顯示器上進行顯示。本報告從硬體設計和軟體設計兩個方面對該基於FPGA的視訊影象處理系統的工作過程做了詳盡描述。
關鍵詞：視訊影象處理、FPGA、邊沿檢測、4分屏顯示
1、設計目的
影象處理技術和機器視覺作為一門前沿的技術，為人們的生活和工作帶來了極大的便利和愉悅。由於視訊訊號的資料量大，訊號較為複雜，這就要求視訊訊號處理系統具有實時採集、大容量儲存和實時處理的特點。本報告提出基於現場可程式設計門陣列
2、設計任務與效能指標
本系統中主要是通過AV介面實現視訊影象採集，將採集到的4路模擬電視訊號進行格式編碼轉換成數字訊號，儲存在DDR2中作為快取，供FPGA處理器進行數字影象的處理，處理的結果再通過視訊編碼晶片轉換為模擬電視訊號通過VGA介面完成基於LCD顯示器的4分屏視訊影象顯示功能，在影象處理中完成邊緣檢測演算法的實現。
3、系統總體設計與工作原理
本系統由視訊影象採集模組、儲存模組、顯示模組以及相關配置電路模組組成。採集模組通過視訊通過解碼晶片
在原理框圖1中可以看到有4路視訊輸入訊號，選擇4路輸入訊號是因為要實現4分屏分割顯示4路攝像頭採集到的資訊，因為攝像頭硬體資源的欠缺，只使用了兩個攝像頭但是原理是完成實現了，只要安裝夠
圖1系統設計原理
3．1系統硬體設計因為本系統設計是基於黑金動力社群的FPGA視訊處理開發平臺實驗板進行的，因此所使用的硬體電路也是該開發板上搭載的實驗器件，均是已經較為成熟的視訊影象採集與處理硬體裝置。實驗板型號為ALINX822 REV3.0,在該實驗板上整個開發板的結構繼承了一貫的核心板和擴充套件板的模式進行設計的。核心板主要由FPGA+兩片DDR2構成，承擔視訊影象處理的核心演算法，充分利用了FPGA並行處理的能力，加上兩片DDR2構成32bit匯流排，整個系統的頻寬高達10Gb/s，兩片DDR2容量高達2Gbit,滿足視訊處理過程中對高緩衝區的需求。該實驗板選用的FPGA為ALTERA公司CYCLONE IV系列中速度級別最高的C6級別，可以實現FPGA和DDR2之間的時鐘頻率達到200M，DDR2內部400M，充分滿足了四路1080P視訊處理的需求。
圖2開發板實物圖
上圖2是使用的開發板的實物圖，從上面可以看到其實驗板的型號，搭載的器件的一些型號資訊，中間的即為核心板，核心板下面則是一塊更大面積的擴充套件板，擴充套件板上則分佈著VGA介面、HDMI介面、視訊輸出介面、視訊輸入介面、ARM控制器、擴充套件口、SD卡槽等器件。從下圖3中可以看到整個開發板的系統結構圖。
圖3開發板結構圖
本系統所使用到的器件框架結構圖在圖4中可以清晰地看到，跟整個開發板結構圖相比，沒有使用到視訊輸出介面和HDMI介面，其他則都用到了。TW2867是為了將視訊輸入介面採集到的視訊訊號進行編碼成數字訊號，ADV7123是將經過處理後的數字訊號轉為模擬電視訊號，以供VGA介面連線顯示器進行LCD屏的顯示。
圖4硬體設計原理框圖
3．2單元電路設計
1，採集模組
採集模組是選用了Techwell公司的TW2867,可以輸入4路符合視訊訊號，PAL/NTSC/SECAM自動識別，輸出BT656，可多路複用匯流排，FPGA端解複用，節省IO，其中TW2867的IIC介面和復位引腳與STM32F103相連，通過STM32F103來對TW2867進行初始化和控制操作，其他引腳與FPGA相連。在圖5中，可以看到4路視訊輸入介面跟TW2867相連線，實現4路視訊輸入。
與ARM對應引腳如下表1所示：
表1ARM引腳對應表
|
引腳名稱 |
ARM引腳 |
|
SDA |
39 |
|
SCL |
40 |
|
2867_NRESET |
41 |
圖5視訊輸入介面實物圖
與FPGA對應引腳如下表2所示：
表2 FPGA引腳對應表
|
引腳名稱 |
FPGA引腳 |
|
cvbs_in_cikp |
P20 |
|
cvbs_in_cikn |
N19 |
|
cvbs_in_data[0] |
M19 |
|
cvbs_in_data[1] |
N20 |
|
cvbs_in_data[2] |
M20 |
|
cvbs_in_data[3] |
T17 |
|
cvbs_in_data[4] |
P17 |
|
cvbs_in_data[5] |
R17 |
|
cvbs_in_data[6] |
N18 |
|
cvbs_in_data[7] |
N17 |
圖6電路設計連線圖
2，儲存模組
本部分完成影象資料在DDR2中的幀存，為後端影象進一步處理做好準備，影象資料採集後需要進行影象處理，在處理進行前和處理進行中，未得到處理的影象資料資訊需放置在幀快取中。儲存模組是使用了DDR2晶片，容量為1Gbit,兩片DDR2晶片構建32bit匯流排模式，2G容量，頻寬高達10Gb，可以滿足4路1080p視訊處理的需求。
圖7 DDR2實物圖
圖8DDR2電路圖
在下表3中可以看到DDR2引腳對應表：
表3 DDR2引腳對應表
|
引腳名稱 |
FPGA引腳 |
引腳名稱 |
FPGA引腳 |
|
mem_addr[0] |
U10 |
mem_addr[8] |
AA3 |
|
mem_addr[1] |
Y6 |
mem_addr[9] |
U13 |
|
mem_addr[2] |
T16 |
mem_addr[10] |
V6 |
|
mem_addr[3] |
R14 |
mem_addr[11] |
AB3 |
|
mem_addr[4] |
AA4 |
mem_addr[12] |
U14 |
|
mem_addr[5] |
T11 |
mem_ba[0] |
U7 |
|
mem_addr[6] |
AB5 |
mem_ba[1] |
AB10 |
|
mem_addr[7] |
T14 |
mem_ba[2] |
T9 |
|
mem_cas_n |
R15 |
mem_dq[15] |
W10 |
|
mem_cke[0] |
U8 |
mem_dq[16] |
AB15 |
|
mem_clk[0] |
AA17 |
mem_dq[17] |
W13 |
|
mem_clk_n[0] |
AB17 |
mem_dq[18] |
AB14 |
|
mem_cs_n[0] |
Y17 |
mem_dq[19] |
AA13 |
|
mem_dm[0] |
V5 |
mem_dq[20] |
AB13 |
|
mem_dm[1] |
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