1. 程式人生 > >Verilog中任務(task)和函式(function)

Verilog中任務(task)和函式(function)

其中,function語句標誌著函式定義結構的開始;[range]引數指定函式返回值的型別或位寬,是一個可選項,若沒有指定,預設為1位元的暫存器型別;function-id為定義函式的名稱,對函式的呼叫也是通過函式名完成的,並在函式體內代表一個內部變數,函式呼叫的返回值也是通過函式名變數傳遞給呼叫語句;input-declaration用於對函式各個輸入埠的位寬和型別進行說明,在函式體內至少要有一個輸入埠;endfunction為函式結構體結束標誌。