Fpga的vga顯示設計

阿新 • • 發佈：2019-02-02

1.VGA原理

Vga埠一個有15根線，可以百度檢視一下VGA埠的定義，這裡就不多說了，現在能用到只有5根線，分別是行同步訊號輸入（h_sync），場同步訊號輸入(v_sync)，紅色訊號輸入(R)、綠色訊號輸入(G)、藍色訊號輸入(B) 。本次實驗主要用640x480的解析度在友晶開發板de2-115上進行開發，所以需要了解VGA有關的時序。

一般VGA掃描的順序是從左到右，從上到下的方式，理論上一幀要掃640*480的畫素點，但實際上還需要考慮同步脈衝（Sync a）、顯示後沿（Back porch b）、顯示時序段（Display interval c）和顯示前沿（Front porch d）四部分。另外VGA工業標準顯示模式要求：行同步，場同步都為負極性，即同步脈衝要求是負脈衝。

行掃描圖

場掃描圖

各個值的對照表。

這次實驗採用的是[email protected],計算其他畫素就是800x524，需要的頻率為800*524*60大約為25M，開發板提供的只有50M，所以可以利用分頻為25M。如果設定其他解析度可以用FPGA內部的PLL來獲得所需頻率。

由於採用DE2-115開發板作為vga輸出實驗，介面是需要進行DA轉換的，晶片為ADV7123，需要注意的是VGA_CLK,VGA_BLANK_N和VGA_SYNC_N;VGA_CLK為上面分頻時鐘輸送給DA轉換晶片，而VGA_BLANK_N為無效時間，（低電平有效），VGA_SYNC_N暫時用不到sopc所以設定為低電平也是(低電平有效)。

2.程式代如下（彩條顯示）：

module vga(

clk,rst_n,

vga_r,vga_g,vga_b,clk_vga,

hsync,vsync,VGA_BLANK_N,VGA_SYNC_N,

);

input clk; //時鐘訊號

input rst_n; //復位訊號

output [7:0] vga_r ;

output [7:0] vga_g ;

output [7:0] vga_b ;

output clk_vga; //VGA工作時鐘

output hsync;

output vsync;

output VGA_BLANK_N;

output VGA_SYNC_N;

reg [7:0]vga_r,vga_g,vga_b;

//------------------------------------ 640*480，重新整理頻率60Hz，時鐘頻率25Mhz

parameterH_FRONT=16;

parameterH_SYNC=96;

parameterH_BACK=48;

parameterH_ACT=640;

parameterH_BLANK=H_FRONT+H_SYNC+H_BACK;

parameterH_TOTAL=H_FRONT+H_SYNC+H_BACK+H_ACT;

//Vertical Parameter 11+2+32+480=525

parameterV_FRONT=10;

parameterV_SYNC=2;

parameterV_BACK=33;

parameterV_ACT=480;

parameterV_BLANK=V_FRONT+V_SYNC+V_BACK;

parameterV_TOTAL=V_FRONT+V_SYNC+V_BACK+V_ACT;

assignVGA_SYNC_N=1'b0; //Ifnot SOG, Sync input should be tied to 0;

assignVGA_BLANK_N=~((x_cnt<H_BLANK)||(y_cnt<V_BLANK));

//------------------------------------

// 分頻

reg clk_vga;

always @(posedge clk or negedge rst_n)

if (!rst_n)

clk_vga<=1'b0;

else clk_vga<=~clk_vga;

//------------------------------------

//行列座標的計算

reg [9:0] x_cnt;

reg [9:0] y_cnt;

always @(posedgeclk_vga or negedge rst_n)

if (!rst_n) begin

x_cnt<=10'd0; //行計數開始

end

else if (x_cnt==800) x_cnt<=0;

else x_cnt<=x_cnt+1;

always @(posedge clk_vga or negedge rst_n)

if (!rst_n) begin

y_cnt<=10'd0; //行計數開始

end

else if (y_cnt==525) y_cnt<=0;

else if (x_cnt==800) y_cnt<=y_cnt+1;

//----------------------------------

//同步訊號的產生

reg hsync_r,vsync_r;

always @(posedge clk_vgaor negedge rst_n)

if (!rst_n) hsync_r<=1'b1; //同步訊號拉高

else if(x_cnt==0)

hsync_r<=1'b0; //行計數開始，行同步訊號拉低

else if(x_cnt==96)

hsync_r<=1'b1; //行計數開始，行同步訊號拉高

always @(posedge clk_vga or negedge rst_n)

if (!rst_n) vsync_r<=1'b1; //同步訊號拉高

else if(y_cnt==0)

vsync_r<=1'b0; //行計數開始，行同步訊號拉低

else if(y_cnt==2)

vsync_r<=1'b1; //行計數開始，行同步訊號拉高

assign hsync=hsync_r;

assign vsync=vsync_r;

always @(posedge clk_vga or negedge rst_n)

if (!rst_n)

begin

vga_r=8'b00000000;

vga_g=8'b00000000;

vga_b=8'b00000000;

end

else if(144<=x_cnt&&x_cnt<=223)

begin

vga_r=8'b11111111;

vga_g=8'b00000000;

vga_b=8'b00000000;

end

else if(224<=x_cnt&&x_cnt<=303)

begin

vga_r=8'b11111111;

vga_g=8'b11111111;

vga_b=8'b00000000;

end

else if(304<=x_cnt&&x_cnt<=383)

begin

vga_r=8'b00000000;

vga_g=8'b11111111;

vga_b=8'b00000000;

end

else if(384<=x_cnt&&x_cnt<=463)

begin

vga_r=8'b00000000;

vga_g=8'b11111111;

vga_b=8'b11111111;

end

else if(464<=x_cnt&&x_cnt<=543)

begin

vga_r=8'b11111111;

vga_g=8'b00000000;

vga_b=8'b11111111;

end

else if(544<=x_cnt&&x_cnt<=623)

begin

vga_r=8'b00000000;

vga_g=8'b00000000;

vga_b=8'b11111111;

end

else if(624<=x_cnt&&x_cnt<=703)

begin

vga_r=8'b00000000;

vga_g=8'b00000000;

vga_b=8'b00000000;

end

else if(704<=x_cnt&&x_cnt<=783)

begin

vga_r=8'b11111111;

vga_g=8'b11111111;

vga_b=8'b11111111;

end

else

begin

vga_r=8'b11111111;

vga_g=8'b11111111;

vga_b=8'b11111111;

end

endmodule

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