Verilog自頂向下設計24進位制和60進位制計數器（FPGA）
提供Verilog自頂向下設計24進位制和60進位制計數器（1Hz，頻率可調）並用數碼管動態顯示的程式碼，且兩個程式皆在Basys2開發板上驗證通過。程式思路：
- 首先將程式分為4部分：分頻程式、計數程式、數碼管動態顯示程式、頂部程式。
- 合理安排輸入與輸出介面。
- 注意頂部程式中的連線變數必須設定為wire型。
24進位制計數器程式碼下載地址：點選開啟連結
60進位制計數器程式碼下載地址：點選開啟連結
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