差分信號及PCB差分信號設計中幾個常見的誤區.
阿新 • • 發佈：2019-02-15
高速 結構 屏蔽 溫度 噪音 依靠 電路設計 耦合度 擔心 大家都知道理做PCB板就是把設計好的原理圖變成一塊實實在在的PCB電路板,請別小看這一過程,有很多原理上行得通的東西在工程中卻難以實現,或是別人能實現的東西另一些人卻實現不了,因此說做一塊PCB板不難,但要做好一塊PCB板卻不是一件容易的事情。今天就由捷配小編為你講解關於，差分信號及PCB差分信號設計中幾個常見的誤區.
差分信號（DifferenTIal Signal）在高速電路設計中的應用越來越廣泛，電路中最關鍵的信號往往都要采用差分結構設計，什麽令它這麽倍受青睞呢？在PCB設計中又如何能保證其良好的性能呢？帶著這兩個問題，我們進行下一部分的討論。 何為差分信號？通俗地說，就是驅動端發送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態“0”還是“1”。而承載差分信號的那一對走線就稱為差分走線。
1.抗幹擾能力強，因為兩根差分走線之間的耦合很好，當外界存在噪聲幹擾時，幾乎是同時被耦合到兩條線上，而接收端關心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。
2.能有效抑制 EMI，同樣的道理，由於兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。
3.時序定位精確，由於差分信號的開關變化是位於兩個信號的交點，而不像普通單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響小，能降低時序上的誤差，同時也更適合於低幅度信號的電路。目前流行的 LVDS（low voltage differenTIal signaling）就是指這種小振幅差分信號技術。
下面重點討論一下PCB差分信號設計中幾個常見的誤區。
誤區一：認為差分信號不需要地平面作為回流路徑，或者認為差分走線彼此為對方提供回流途徑。造成這種誤區的原因是被表面現象迷惑，或者對高速信號傳輸的機理認識還不夠深入。差分電路對於類似地彈以及其它可能存在於電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消並不代表差分電路就不以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線和普通的單端走線的機理是一致的，即高頻信號總是沿著電感最小的回路進行回流，最大的區別在於差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強，哪一種就成為主要的回流通路。在PCB電路設計中，一般差分走線之間的耦合較小，往往只占10～20%的耦合度，更多的還是對地的耦合，所以差分走線的主要回流路徑還是存在於地平面。當地平面發生不連續的時候，無參考平面的區域，差分走線之間的耦合才會提供主要的回流通路，盡管參考平面的不連續對差分走線的影響沒有對普通的單端走線來的嚴重，但還是會降低差分信號的質量，增加 EMI，要盡量避免。也有些設計人員認為，可以去掉差分走線下方的參考平面，以抑制差分傳輸中的部分共模信號，但從理論上看這種做法是不可取的，阻抗如何控制？不給共模信號提供地阻抗回路，勢必會造成EMI輻射，這種做法弊大於利。
誤區三：認為差分走線一定要靠的很近。讓差分走線靠近無非是為了增強他們的耦合，既可以提高對噪聲的免疫力，還能充分利用磁場的相反極性來抵消對外界的電磁幹擾。雖說這種做法在大多數情況下是非常有利的，但不是絕對的，如果能保證讓它們得到充分的屏蔽，不受外界幹擾，那麽我們也就不需要再讓通過彼此的強耦合達到抗幹擾和抑制 EMI 的目的了。如何才能保證差分走線具有良好的隔離和屏蔽呢？增大與其它信號走線的間距是最基本的途徑之一，電磁場能量是隨著距離呈平方關系遞減的，一般線間距超過4倍線寬時，它們之間的幹擾就極其微弱了，基本可以忽略。此外，通過地平面的隔離也可以起到很好的屏蔽作用，這種結構在高頻的（10G以上）IC封裝PCB設計中經常會用采用，被稱為 CPW 結構，可以保證嚴格的差分阻抗控制（2Z0）。
差分走線也可以走在不同的信號層中，但一般不建議這種走法，因為不同的層產生的諸如阻抗、過孔的差別會破壞差模傳輸的效果，引入共模噪聲。此外，如果相鄰兩層耦合不夠緊密的話，會降低差分走線抵抗噪聲的能力，但如果能保持和周圍走線適當的間距，串擾就不是個問題。在一般頻率（GHz 以下），EMI也不會是很嚴重的問題，實驗表明，相距500Mils的差分走線，在3米之外的輻射能量衰減已經達到 60dB，足以滿足FCC的電磁輻射標準，所以設計者根本不用過分擔心差分線耦合不夠而造成電磁不兼容問題。以上便是捷配小編對差分信號及PCB差分信號設計中幾個常見的誤區.的一個概括，僅供參考。更多關於捷配pcb 線路板設計學習交流www.jiepei.com/g532
差分信號（DifferenTIal Signal）在高速電路設計中的應用越來越廣泛，電路中最關鍵的信號往往都要采用差分結構設計，什麽令它這麽倍受青睞呢？在PCB設計中又如何能保證其良好的性能呢？帶著這兩個問題，我們進行下一部分的討論。 何為差分信號？通俗地說，就是驅動端發送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態“0”還是“1”。而承載差分信號的那一對走線就稱為差分走線。
1.抗幹擾能力強，因為兩根差分走線之間的耦合很好，當外界存在噪聲幹擾時，幾乎是同時被耦合到兩條線上，而接收端關心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。
2.能有效抑制 EMI，同樣的道理，由於兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。
3.時序定位精確，由於差分信號的開關變化是位於兩個信號的交點，而不像普通單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響小，能降低時序上的誤差，同時也更適合於低幅度信號的電路。目前流行的 LVDS（low voltage differenTIal signaling）就是指這種小振幅差分信號技術。
下面重點討論一下PCB差分信號設計中幾個常見的誤區。
誤區一：認為差分信號不需要地平面作為回流路徑，或者認為差分走線彼此為對方提供回流途徑。造成這種誤區的原因是被表面現象迷惑，或者對高速信號傳輸的機理認識還不夠深入。差分電路對於類似地彈以及其它可能存在於電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消並不代表差分電路就不以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線和普通的單端走線的機理是一致的，即高頻信號總是沿著電感最小的回路進行回流，最大的區別在於差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強，哪一種就成為主要的回流通路。在PCB電路設計中，一般差分走線之間的耦合較小，往往只占10～20%的耦合度，更多的還是對地的耦合，所以差分走線的主要回流路徑還是存在於地平面。當地平面發生不連續的時候，無參考平面的區域，差分走線之間的耦合才會提供主要的回流通路，盡管參考平面的不連續對差分走線的影響沒有對普通的單端走線來的嚴重，但還是會降低差分信號的質量，增加 EMI，要盡量避免。也有些設計人員認為，可以去掉差分走線下方的參考平面，以抑制差分傳輸中的部分共模信號，但從理論上看這種做法是不可取的，阻抗如何控制？不給共模信號提供地阻抗回路，勢必會造成EMI輻射，這種做法弊大於利。
誤區三：認為差分走線一定要靠的很近。讓差分走線靠近無非是為了增強他們的耦合，既可以提高對噪聲的免疫力，還能充分利用磁場的相反極性來抵消對外界的電磁幹擾。雖說這種做法在大多數情況下是非常有利的，但不是絕對的，如果能保證讓它們得到充分的屏蔽，不受外界幹擾，那麽我們也就不需要再讓通過彼此的強耦合達到抗幹擾和抑制 EMI 的目的了。如何才能保證差分走線具有良好的隔離和屏蔽呢？增大與其它信號走線的間距是最基本的途徑之一，電磁場能量是隨著距離呈平方關系遞減的，一般線間距超過4倍線寬時，它們之間的幹擾就極其微弱了，基本可以忽略。此外，通過地平面的隔離也可以起到很好的屏蔽作用，這種結構在高頻的（10G以上）IC封裝PCB設計中經常會用采用，被稱為 CPW 結構，可以保證嚴格的差分阻抗控制（2Z0）。
差分走線也可以走在不同的信號層中，但一般不建議這種走法，因為不同的層產生的諸如阻抗、過孔的差別會破壞差模傳輸的效果，引入共模噪聲。此外，如果相鄰兩層耦合不夠緊密的話，會降低差分走線抵抗噪聲的能力，但如果能保持和周圍走線適當的間距，串擾就不是個問題。在一般頻率（GHz 以下），EMI也不會是很嚴重的問題，實驗表明，相距500Mils的差分走線，在3米之外的輻射能量衰減已經達到 60dB，足以滿足FCC的電磁輻射標準，所以設計者根本不用過分擔心差分線耦合不夠而造成電磁不兼容問題。以上便是捷配小編對差分信號及PCB差分信號設計中幾個常見的誤區.的一個概括，僅供參考。更多關於捷配pcb 線路板設計學習交流www.jiepei.com/g532
差分信號及PCB差分信號設計中幾個常見的誤區.