Verilog利用$fdisplay命令往檔案中寫入資料
阿新 • • 發佈:2019-02-19
最近在做的事情是,用FPGA生成一些滿足特定分佈的序列。因此為了驗證我生成的序列是否擁有預期的性質,我需要將生成的資料提取出來並且放到MATLAB中做資料分析。
但是網上的程式很亂,表示看不懂==其實特別簡單的一個命令,不知道別人為什麼搞那麼複雜。
在testbench裡面寫的主要語句:
12345678910111213 | integer handle ;//定義後面要用到的變數 //... //... handle = $ fopen ( "data.txt" );//開啟檔案 //... //... always #10 clk = ~clk;//定義時鐘 always #20 begin $fdisplay( handle , "%d" ,rand_num);//寫資料 while (!rst_n) $ fclose ( handle );//關檔案 end |
主要步驟就是定義變數、開啟檔案、檔案中寫入資料以及最後的決定什麼時候關閉檔案。