邏輯閘電路詳解
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邏輯閘（Logic Gates）是積體電路設計的基本元件。通過電晶體或MOS管組成的簡單邏輯閘，可以對輸入的電平（高或低）進行一些簡單的邏輯運算處理，而簡單的邏輯閘可以組合成為更復雜的邏輯運算，是超大規模積體電路設計的基礎。
最基本的邏輯閘有三種，即“與”、“或”、“非”，其符號如下圖所示：
至於它們的邏輯作用這裡不再列出了，免得大家說編劇我灌水，為了顯得我能勉強高逼格一點，我們仔細看看邏輯閘晶片中有哪些資訊值得我們關注，Follow me!
如果你仔細觀察過74HC系列與、或、非邏輯器件資料手冊（datasheet）的邏輯原理圖（Logic Diagram），我們會發現上面三個門會是下圖那樣的：
我們利用以前教材上的知識來化簡一下這三個組合邏輯，如下所示：
果然還是“與”、“或”、“非”邏輯，有心人可能立馬就發現其中的奧祕：這些邏輯全都被表達成“與非”、“或非”！原來以前在學校做的那些將邏輯表示式化成“與非”、“或非”的題目在這裡就有呀，真是學以致用呀，我太興奮了，我太有才了，我太…
打住，今天我來這不是讓你來做這些簡單的表示式化簡，而是想問你們兩個問題：
（1 ）為什麼這麼簡單且基本得不能再基本的邏輯運算要做得這麼複雜？或者換句話說，為什麼學校的書本上有那麼多將邏輯表示式化成“與非”、“或非”的題目？
（2 ）為什麼插入那麼多非門？好像不要錢似的!
這兩個問題涉及到積體電路的設計，我們首先來看看在CMOS積體電路設計中是如何將這三個邏輯設計出來的，如下圖所示的“非門”邏輯構造：
上面帶圓圈的是PMOS電晶體，下面是NMOS電晶體，從開關的角度來看，PMOS管相當於PNP三極體，輸入為“1”時截止，輸入為“0”時導通；而NMOS則相當於NPN三極體，輸入為“1”時導通，輸入為“0”時截止（這個比喻可能不太合適，但你可以這麼去理解這個開關行為，因為相對於MOS管，可能更多人對三極體更熟悉，如果不是的話，可以忽略這個比喻）。
當輸入為“0”時，下面的NMOS截止，而上面的PMOS導通將輸出拉為高電平，即輸出“1”。當輸入為“1”時，上面的PMOS截止，而下面的NMOS導通將輸出拉為低電平，即輸出“0”，很明顯，這就是個“非門”邏輯。
OK，我們再看看“與非門”邏輯的結構：
當上圖中的任何一個輸入（A或B）為低時，都將有一隻PMOS導通，從而將輸出Y拉高，因此該電路是“與非門”邏輯，那麼“與門”邏輯就是在“與非門”後面加一級“非門”了，如下圖所示：
有些人就會叫起來：編劇你腦殘了，這不是亂蓋嗎？我下面設計的電路不是更省邏輯嗎？
你自己看看，只有當輸入A與B都為高電平時，輸出Y才被上拉為高電平，而只要有任何一個輸入為低電平時，輸出Y就被拉為低電平，不是嗎？我太有才了！你們電子製作站微信訂閱號的老師水平真是太差了！
但是，對MOS管有較深理解的人都會知道，NMOS可以高效傳輸低電平，而PMOS可以高效傳輸高電平，兩者配合可以達到軌對軌輸出，而相反卻不可以（會有損耗），因此你設計的邏輯電路從書本上看是合格的，但實際應用中不會有這種電路。
這樣你發現了什麼沒有？在CMOS積體電路設計中，構建一個“與門”邏輯竟然比“與非門”邏輯還要多花費兩個MOS電晶體，CMOS門在本質上是反相位的，也就是說每一個基本的邏輯閘都自帶了一個邏輯非，所以說，在學校里老師讓你將複雜的表示式化成“與非”或“或非”邏輯，不僅僅是讓你考試拿分的一道題，而是在CMOS積體電路設計當中，用“與非”、“或門”這樣的設計可以充分地利用CMOS門本身的“邏輯非”。
這麼一個“與門”邏輯與“與非門”邏輯之間的差距雖然僅有兩個MOS管，但是在成千上萬的大規模積體電路設計時（如奔騰處理器），省下來的面積就非常可觀了。
下面是“或非門”邏輯的結構，讀者有興趣可以推導一下
你可能認為這只是巧合而已，那你可以看看更復雜的邏輯晶片的邏輯原理圖，大多數都是用“與非門”、“或非門”、“非門”，當然，有些也不是，畢竟只是上層的邏輯原理框圖，但是底層的CMOS實現肯定是一樣的
這樣第一個問題就已經解答了，那麼第二個問題呢？首先要說的是：插入的非門肯定是要花錢的，但是既然這麼做，就一定有道理。有人說輸入插入非門是為了整形，輸出插入非門是為了增強帶負載能力，難道“與非門”或“或非門”的帶負載能力會比“非門”差？都是一樣的構造，只有“非門”可以對輸入電平進行整形？
其實插入“非門”的主要目的是為了提升速度，即優化邏輯閘的延時！蝦米？編劇你這次又被我抓到了吧？我插入兩個非門就多了兩級邏輯，不就更慢了嗎？地球人都知道呀！
But，我只想告訴你，這只是一般人的想法（我們是高逼格的人JJ），大多數人都會認為每一級邏輯都有一個“門延時”，因此會通過計算總的邏輯級數來計算總的延時，也就是說，邏輯級數越少的電路就是速度最快的，然而，門延時實際上取決於電氣努力（這個不好解釋，知道這個名詞就行了），所以採用較少的邏輯級數往往會導致更大的延時（這有點類似時序邏輯的“流水線”結構）。
CMOS積體電路設計裡有一個“最優級數”的概念，不是這個專業的不需要深究，我們只舉個最簡單的例子就可以說明白這個問題，如下圖所示：
這三個“非門”邏輯當中哪個延時最小呢？你可能認為是第一個，但實際上第二個方案是延時最小的，這就解釋了：為什麼這些廠家都不要錢似的插入“非門”邏輯了吧？插入這麼多的“非門”就是為了獲得更快的速度，然後賣個更好的價錢，正所謂：天下熙熙，皆為利來；天下攘攘，皆為利往，這個道理永遠是正確的，在積體電路設計裡也不例外。
好的，本節就此結束了，下一節我們談談邏輯電平，想聽的記得帶上板凳呀