以前因為工作需要使用全志A10和A31S設計了PCB，綜合對比發現全志的設計約束

有如下特點：

1.DQS查分對和時鐘差分對的約束一般為±800mil到±1000mil；

2.地址或控制線和時鐘差分對的約束一般為±500mil到±600mil；

3.資料線組內約束都差不多為±50mil。

         從網上下載了瑞芯微的不同IC約束進行分析，綜合對比發現其比全志的約束要嚴

格的多。如：

1.DQS查分對和時鐘差分對的約束一般為±120mil以內；

2.地址或控制線和時鐘差分對的約束一般為±100mil以內；

3.資料線組內約束都差不多為±50mil。

        全志優點是在進行佈線時餘量較大，一般只要將所有DDR3的地址線按照菊花鏈

連線起來，然後CPU拉出地址線即可設計完成。在設計時不需要將兩片CPU按照中間

線嚴格對稱，並且兩片距離可以設定較靠近，一般距離為4至5毫米為好,且兩儲存晶片

距CPU距離保持為300mil為好。

        嚴格約束（以瑞芯微為例）要求地址線與時鐘線保持在±150mil之內，這就給地址

線的分叉等長提出了很高的要求。現在結合8位和16位DDR3針對嚴格約束進行設計標

準化流程和方法，這樣確保不管是哪家公司的方案都可以做到一通百通。

        8位 16位 32位DDR3引腳分佈圖，如下：

                                                         8位和16位對比圖

                                      32位引腳示意圖

對比8和16位的DDR3引腳分佈圖，可發現一個重要規則，即：

1.兩種型別IC地址線分佈一模一樣。

2.差異性重要是在多了8位資料線。

而32位則與前兩者完全不同，其左邊全部是地址線而右邊全部是資料線。

多片DDR3的設計難點在於

1.每根地址線分叉分支嚴格等長（±100mil），這樣保證拓撲結構對稱。分叉點不產生振鈴

現象（可使用CPU的IBIS模型SI模擬驗證）；

2.所有地址線分支線和時鐘分叉等長，以保證足夠的建立和保持時間正確取樣。

3.對於資料走線部分很簡單，不做介紹。但是有個重要原則，就是同組內資料線可以任意

調換，若在PCB佈線時遇見不太好布通的情況，則可以實際進行同組資料線修改即可。

設計標準化在於DDR3的地址線的走線標準化制定：

標準流程1：DDR3和CPU的佈局（佈局很大程度上決定設計能否實現）

要求：#DDR3嚴格平行且對稱，對稱距離保證450至500mil。

          #DDR3與CPU距離保持為300至350mil。

標準流程2：對稱過孔矩陣設計（能否等長此為關鍵）

要求：#上下過孔要嚴格和中心線對稱，且間距為DDR3的PIN間距。

           #過孔的網路名稱按照標準4中模板進行排列，以達到與DDR3排線一致。

           #超過DDR3底部的過孔數量以10至11個為好。       

標準流程3：CPU至對稱過孔陣列地址線拉出

要求：此階段將CPU的引腳按照對稱過孔陣列的排布，對稱的拉出（暫不調整等長）。

標準流程4：選取一片DDR3（8位或16位）地址線拉出

要求：#按照下圖所示模板拉出，照搬即可不用考慮(同時也要參考原廠設計範例排序，

可以少走彎路)。

       #過孔垂直距離為DDR3的pin和PIN間距，水平間距需加大以便形成連續地平面。

      #時鐘線必須位於控制和地址線上方。

      #如果打算4層板布完線，從CPU到過孔對稱陣列的轉換過孔要必須在

        時鐘分叉線之上以方便在另一層平行線段的展開。

      #16位地址線多幾根，佈線時比較擁擠。可以將過孔移動到引腳附近。

標準流程5：CPU至一片DDR3地址線等長調整

要求：在此階段進行等長調整，主要是為CPU至對稱過孔陣列之間的線長調整。因為DDR3

附近區域很窄，這樣等長轉移到了CPU至對稱區域，有足夠的空間進行佈線調整。

標準流程6：DDR3（8位或16位）所有佈線複製到其他晶片，並將所有晶片的地址線過孔

陣列連線（標準4中），然後完成所有連線。

要求：#不帶網路名進行復制，加快走線效率。

按照以上步驟和要求可以達到設計嚴謹和有效個目的。