FPGA實驗1-2:電路開發入門(DE0開發板)
FPGA 實驗 專案建立、編譯和下載
實驗一:用1個撥碼開關控制所有的LED燈亮滅
DE0手冊中的管腳對應
原理圖
- RTL檢視 &結果顯示
FPGA 實驗 譯碼器組合邏輯
實驗一:2個2-4譯碼器模組,分別控制對應組的LED
設計要求:放置2個2-4譯碼器模組,則總共2組SW,2組LED每組2個SW分別控制其對應的4個LED組。
例化的子模組程式碼
module decoder2_4(out,in);
output[3:0] out;
input[1:0] in;
reg[3:0] out;//out為16位暫存器
always @(in ) //迴圈輸入
begin
case(in)
//輸入4位十進位制數,輸出16位二進位制數
2'd0: out=4'b0001;
2'd1: out=4'b0010;
2'd2: out=4'b0100;
2'd3: out=4'b1000;
endcase
end
endmodule
3.原理圖
4.RTL圖
- 實驗二:3-8譯碼器
- 例化的子模組程式碼
module decoder_38(out,in);
output[7:0] out;
input[2 :0] in;
reg[7:0] out;
always @(in)
begin
case(in)
3'd0: out=8'b11111110;
3'd1: out=8'b11111101;
3'd2: out=8'b11111011;
3'd3: out=8'b11110111;
3'd4: out=8'b11101111;
3'd5: out=8'b11011111;
3'd6: out=8'b10111111;
3'd7: out=8'b01111111;
endcase
end
endmodule
2.原理圖
3.RTL圖
實驗三:7段譯碼器
- 例化的子模組程式碼
module bcd7seg (Y,A);
input [3:0] A ;
wire [3:0] A ;
output [6:0] Y ;
wire [6:0] Y ;
assign Y =~Y_r;
reg [6:0] Y_r;
always @(A)begin
Y_r = 7'b1111111;
case (A )
4'b0000: Y_r = 7'b0111111; // 0
4'b0001: Y_r = 7'b0000110; // 1
4'b0010: Y_r = 7'b1011011; // 2
4'b0011: Y_r = 7'b1001111; // 3
4'b0100: Y_r = 7'b1100110; // 4
4'b0101: Y_r = 7'b1101101; // 5
4'b0110: Y_r = 7'b1111101; // 6
4'b0111: Y_r = 7'b0000111; // 7
4'b1000: Y_r = 7'b1111111; // 8
4'b1001: Y_r = 7'b1101111; // 9
4'b1010: Y_r = 7'b1110111; // A
4'b1011: Y_r = 7'b1111100; // b
4'b1100: Y_r = 7'b0111001; // c
4'b1101: Y_r = 7'b1011110; // d
4'b1110: Y_r = 7'b1111001; // E
4'b1111: Y_r = 7'b1110001; // F
default: Y_r = 7'b0000000;
endcase
end
endmodule
2.原理圖
3.RTL圖
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