• 1

module fsm_2(clk,A,Y);
input clk,A;
output reg Y;
reg q1;
[email protected](posedge clk)
begin

Y<=q1&(~A);
q1=~A;
end
endmodule

• 2

將always塊中的語句改為

q1=~A;
Y<=q1&(~A);

• 3

將always塊中的語句改為

q1<=~A;
Y<=q1&(~A);

1與3的電路是相同的。

因此，我認為在非阻塞賦值後加阻塞賦值語句是沒有意義的，對於綜合後，將對於非阻塞賦值語句的RHS表示式的變數重新賦值的阻塞賦值全變為非阻塞賦值，因為他認為RHS表示式的變數在這個時鐘週期內不能被改變，如：1中，Y<=q1&(~A);q1=~A;非阻塞賦值語句的RHS表示式的變數q1在下一條阻塞語句中又被賦值，因此，預設為q1<=~A;

總結：

對執行順序的理解：

begin end塊中順序執行，即一條一條的執行，只不過，遇到非阻塞時 ，只執行RHS表示式的值，不執行賦值，而後，再執行下一條語句，若下一條語句仍是非阻塞，則繼續只執行RHS表示式的值，不執行賦值。如：

module fsm_2(clk,A,Y1,Y2);
input clk,A;
output reg Y1,Y2;
reg q1,q2;
[email protected](posedge clk)
begin
q1<=A;//1
Y1<=q1&(~A);//2
q2=~A;//3
Y2<=q2&(~A);//4

end
endmodule
 

執行順序是：A，q1&(~A)，q2=~A，q2&(~A);

對於有些文章說

“ 在計算非阻塞賦值的RHS表示式和更新LHS期間，其他的verilog語句，包括其他的verilog     非阻塞賦值語句都能同時計算RHS表示式和更新LHS。”不能理解是

2非阻塞語句的rhs執行中，同時4非阻塞語句的rhs同時也在執行，而是2非阻塞語句的rhs執行後，再執行3阻塞語句，再執行4非阻塞語句的rhs。