高速pcb布線技巧
阿新 • • 發佈：2019-01-18
間隔 實施 com 電路 過程 放置 情況下 轉換 裝配 (一)、引言
電子技術的發展變化必然給板級設計帶來許多新問題和新挑戰。首先，由於高密度引腳及引腳尺寸日趨物理極限，導致低的布通率；其次，由於系統時鐘頻率的提高，引起的時序及信號完整性問題；第三，工程師希望能在PC平臺上用更好的工具完成復雜的高性能的設計。由此，我們不難看出，PCB板設計有以下三種趨勢：
高速數字電路(即高時鐘頻率及快速邊沿速率)的設計成為主流。
產品小型化及高性能必須面對在同一塊pcb板上由於混合信號設計技術(即數字、模擬及射頻混合設計)所帶來的分布效應問題。
設計難度的提高，導致傳統的設計流程及設計方法，以及PC上的CAD工具很難勝任當前的技術挑戰，因此，EDA軟件工具平臺從UNIX轉移到NT平臺成為業界公認的一種趨勢。
高頻電路往往集成度較高，布線密度大，采用多層板既是布線所必須的，也是 降低幹擾的有效手段．
高頻電路器件管腳問的引線彎折越少越好．高頻電路布線的引線最好采用全 直線，需要轉折，可用45°折線或圓弧轉折，這種要求在低頻電路中僅僅用於 提高銅箔的固著強度，而在高頻電路中，滿足這一要求卻可以減少高頻信號對 外的發射和相互問的耦合．
高頻電路器件管腳的引線越短越好．
高頻電路器件管腳問的引線層問交替越少越好．也即元件連接過程中所用的 過孔(Via)越少越好．據測，一個過孔可帶來約0.5pF的分布電容，減少過孔數 能顯著提高速度．
高頻電路布線，要註意信號線近距離平行走線所引入的串擾，若無法避免平行分布，可在平行信號線的反面布置大面積地來大幅度減少幹擾．同一層內的平 行走線幾乎無法避免，但是在相鄰的兩個層走線的方向務必取為相互垂直．
各類信號線走線不能形成環路，地線也不能形成電流環路．
每個集成電路塊(IC)的附近應設置至少一個高頻退耦電容，退耦電容盡量靠近器件的Vcc．
模擬地線(AGND)、數字地線(DGND)等接往公共地線時要采用高頻扼流這一環節．在實際裝配高頻扼流環節時用的往往是中心穿有導線的高頻鐵氧體磁珠，可在原理圖中把它當做電感，在PCB元件庫中單獨為它定義一個元件封裝，布線前把它手工移動到靠近公共地線匯合的合適位置上．
(三)、PCB中電磁兼容性(EMC)設計方法
PCB的基材選擇及PCB層數的設置、電子元件選擇及電子元件的電磁特性、元件布局、元件問互連線的長寬等都制約著PCB的電磁兼容性．PCB上的集成電路芯片(IC)是電磁幹擾(EMI)最主要的能量來源．常規的電磁幹擾(EMI)控制技術一般包括：元器件的合理布局、連線的合理控制、電源線、接地、濾波電容的合理配置、屏蔽等抑制電磁幹擾(EMI)的措施都是很有效的，在工程實踐中被廣泛應用．
高頻數字信號線要用短線，一般小於2inch(5cm)，且越短越好．
主要信號線最好集中在PCB板中心．
時鐘發生電路應在PCB板中心附近，時鐘扇出應采用菊花鏈或並聯布線．
電源線盡可能遠離高頻數字信號線或用地線隔開，電源的分布必須是低感應的(多路設計)．多層PCB板內的電源層與地層相鄰，相當於一個電容，起到濾波作用．同一層上的電源線和地線也要盡可能靠近．電源層四周銅箔應該比地層縮進20倍於兩個平面層之間距離的尺寸，以確保系統有更好的EMC性能．地平面不要分割，高速信號線如果要跨電源平面分割，應該緊靠信號線放置幾個低阻抗的橋接電容．
輸入輸出端用的導線應盡量避免相鄰平行．最好加線間地線，以免發生反饋耦合．
當銅箔厚度為50um、寬度為1-1.5mm時，通過2A的電流，導線溫度<3℃．PCB板的導線盡可能用寬線，對於集成電路，尤其是數字電路的信號線，通常選用4mil-12mil導線寬度，電源線和地線最好選用大於40mil的導線寬度．導線的最小間距主要由最壞情況下的線間絕緣電阻和擊穿電壓決定，通常選用4mil以上的導線間距．為減小導線間的串擾，必要時可增加導線間的距離，安插地線作為線間隔離．
在PCB板的所有層中，數字信號只能在電路板的數字部分布線，模擬信號只能在電路板的模擬部分布線．低頻電路的地應盡量采用單點並聯接地，實際布線有因難時可部分串聯後再並聯接地．實現模擬和數字電源分割，布線不能跨越分割電源之間的間隙，必須跨越分割電源之間間隙的信號線要位於緊鄰大面積地的布線層上．
在PCB中由電源和地造成的電磁兼容性問題主要有兩種，一種是電源噪聲，另一種是地線噪聲．根據PCB板電流的大小，盡量加大電源線寬度，減小環路電阻．同時，使電源線、地線的走向和數據傳遞的方向一致，這樣有助於增強抗噪聲能力．目前，電源和地平面的噪聲只能通過對原型產品的測量或由有經驗的工程師憑他們的經驗把退耦電容的容量設定為默認的值．
2．高頻數字電路PCB的電磁兼容性(EMC)設計中的布局規則
電路的布局必須減小電流回路，盡可能縮短高頻元器件之間的連線，易受幹擾的元器件距離不能太近，輸入和輸出元件應盡量遠離．
按照電路的流程安排各個功能電路單元的位置，使布局便於信號流通，並使信號盡可能保持一致的方向．
以每個功能電路的核心元件為中心，圍繞它來進行布局．元器件應均勻、整齊、緊湊地排列在PCB上，盡量縮短各元器件之間的引線連接．
將PCB分區為獨立的合理的模擬電路區和數字電路區，A／D轉換器跨分區放置．
PCB電磁兼容設計的常規做法之一是在PCB板的各個關鍵部位配置適當的退耦電容．
(四)、信號完整性(SI)分析更多關於pcb知識，www.jiepei.com/g532
信號完整性(Signal Integrity)簡稱SI，指信號在信號線上的質量，是信號在電路中能以正確的時序和電壓作出響應的能力．
集成電路芯片(IC)或邏輯器件的開關速度高，端接元件的布局不正確或高速信號的錯誤布線等都會引起如反射(reflection)、串擾(crosstalk)、過沖(overshoot)、欠沖(undershoot)、振鈴(ringing)等信號完整性問題，從而可能使系統輸出不正確的數據，電路工作不正常甚至完全不工作．
PCB的信號完整性與設計
在PCB的設計中，設計人員需要把元器件的布局、布線及每種情況下應采用的何種SI問題解決方法綜合起來，才能更好地解決PCB板的信號完整性問題．在某些情況下IC的選擇能決定SI問題的數量和嚴重性．開關時間或邊沿速率是指IC狀態轉換的速率，IC邊沿速率越快，出現SI問題的可能性越高，正確地端接器件就很重要．
PCB設計中減少信號完整性問題常用的方法是在傳輸線上增加端接元器件．在端接過程中，要權衡元器件數量、信號開關速度和電路功耗三方面的要求．例如增加端接元器件意味著PCB設計人員可用於布線的空間更少，而且在布局處理的後期增加端接元器件會更加困難，因為必須為新的元件和布線留出相應的空間．因此在PCB布局初期就應當搞清楚是否需要放置端接元器件．
電子技術的發展變化必然給板級設計帶來許多新問題和新挑戰。首先，由於高密度引腳及引腳尺寸日趨物理極限，導致低的布通率；其次，由於系統時鐘頻率的提高，引起的時序及信號完整性問題；第三，工程師希望能在PC平臺上用更好的工具完成復雜的高性能的設計。由此，我們不難看出，PCB板設計有以下三種趨勢：
高速數字電路(即高時鐘頻率及快速邊沿速率)的設計成為主流。
產品小型化及高性能必須面對在同一塊pcb板上由於混合信號設計技術(即數字、模擬及射頻混合設計)所帶來的分布效應問題。
設計難度的提高，導致傳統的設計流程及設計方法，以及PC上的CAD工具很難勝任當前的技術挑戰，因此，EDA軟件工具平臺從UNIX轉移到NT平臺成為業界公認的一種趨勢。
高頻電路往往集成度較高，布線密度大，采用多層板既是布線所必須的，也是 降低幹擾的有效手段．
高頻電路器件管腳問的引線彎折越少越好．高頻電路布線的引線最好采用全 直線，需要轉折，可用45°折線或圓弧轉折，這種要求在低頻電路中僅僅用於 提高銅箔的固著強度，而在高頻電路中，滿足這一要求卻可以減少高頻信號對 外的發射和相互問的耦合．
高頻電路器件管腳的引線越短越好．
高頻電路器件管腳問的引線層問交替越少越好．也即元件連接過程中所用的 過孔(Via)越少越好．據測，一個過孔可帶來約0.5pF的分布電容，減少過孔數 能顯著提高速度．
高頻電路布線，要註意信號線近距離平行走線所引入的串擾，若無法避免平行分布，可在平行信號線的反面布置大面積地來大幅度減少幹擾．同一層內的平 行走線幾乎無法避免，但是在相鄰的兩個層走線的方向務必取為相互垂直．
各類信號線走線不能形成環路，地線也不能形成電流環路．
每個集成電路塊(IC)的附近應設置至少一個高頻退耦電容，退耦電容盡量靠近器件的Vcc．
模擬地線(AGND)、數字地線(DGND)等接往公共地線時要采用高頻扼流這一環節．在實際裝配高頻扼流環節時用的往往是中心穿有導線的高頻鐵氧體磁珠，可在原理圖中把它當做電感，在PCB元件庫中單獨為它定義一個元件封裝，布線前把它手工移動到靠近公共地線匯合的合適位置上．
(三)、PCB中電磁兼容性(EMC)設計方法
PCB的基材選擇及PCB層數的設置、電子元件選擇及電子元件的電磁特性、元件布局、元件問互連線的長寬等都制約著PCB的電磁兼容性．PCB上的集成電路芯片(IC)是電磁幹擾(EMI)最主要的能量來源．常規的電磁幹擾(EMI)控制技術一般包括：元器件的合理布局、連線的合理控制、電源線、接地、濾波電容的合理配置、屏蔽等抑制電磁幹擾(EMI)的措施都是很有效的，在工程實踐中被廣泛應用．
高頻數字信號線要用短線，一般小於2inch(5cm)，且越短越好．
主要信號線最好集中在PCB板中心．
時鐘發生電路應在PCB板中心附近，時鐘扇出應采用菊花鏈或並聯布線．
電源線盡可能遠離高頻數字信號線或用地線隔開，電源的分布必須是低感應的(多路設計)．多層PCB板內的電源層與地層相鄰，相當於一個電容，起到濾波作用．同一層上的電源線和地線也要盡可能靠近．電源層四周銅箔應該比地層縮進20倍於兩個平面層之間距離的尺寸，以確保系統有更好的EMC性能．地平面不要分割，高速信號線如果要跨電源平面分割，應該緊靠信號線放置幾個低阻抗的橋接電容．
輸入輸出端用的導線應盡量避免相鄰平行．最好加線間地線，以免發生反饋耦合．
當銅箔厚度為50um、寬度為1-1.5mm時，通過2A的電流，導線溫度<3℃．PCB板的導線盡可能用寬線，對於集成電路，尤其是數字電路的信號線，通常選用4mil-12mil導線寬度，電源線和地線最好選用大於40mil的導線寬度．導線的最小間距主要由最壞情況下的線間絕緣電阻和擊穿電壓決定，通常選用4mil以上的導線間距．為減小導線間的串擾，必要時可增加導線間的距離，安插地線作為線間隔離．
在PCB板的所有層中，數字信號只能在電路板的數字部分布線，模擬信號只能在電路板的模擬部分布線．低頻電路的地應盡量采用單點並聯接地，實際布線有因難時可部分串聯後再並聯接地．實現模擬和數字電源分割，布線不能跨越分割電源之間的間隙，必須跨越分割電源之間間隙的信號線要位於緊鄰大面積地的布線層上．
在PCB中由電源和地造成的電磁兼容性問題主要有兩種，一種是電源噪聲，另一種是地線噪聲．根據PCB板電流的大小，盡量加大電源線寬度，減小環路電阻．同時，使電源線、地線的走向和數據傳遞的方向一致，這樣有助於增強抗噪聲能力．目前，電源和地平面的噪聲只能通過對原型產品的測量或由有經驗的工程師憑他們的經驗把退耦電容的容量設定為默認的值．
2．高頻數字電路PCB的電磁兼容性(EMC)設計中的布局規則
電路的布局必須減小電流回路，盡可能縮短高頻元器件之間的連線，易受幹擾的元器件距離不能太近，輸入和輸出元件應盡量遠離．
按照電路的流程安排各個功能電路單元的位置，使布局便於信號流通，並使信號盡可能保持一致的方向．
以每個功能電路的核心元件為中心，圍繞它來進行布局．元器件應均勻、整齊、緊湊地排列在PCB上，盡量縮短各元器件之間的引線連接．
將PCB分區為獨立的合理的模擬電路區和數字電路區，A／D轉換器跨分區放置．
PCB電磁兼容設計的常規做法之一是在PCB板的各個關鍵部位配置適當的退耦電容．
(四)、信號完整性(SI)分析更多關於pcb知識，www.jiepei.com/g532
信號完整性(Signal Integrity)簡稱SI，指信號在信號線上的質量，是信號在電路中能以正確的時序和電壓作出響應的能力．
集成電路芯片(IC)或邏輯器件的開關速度高，端接元件的布局不正確或高速信號的錯誤布線等都會引起如反射(reflection)、串擾(crosstalk)、過沖(overshoot)、欠沖(undershoot)、振鈴(ringing)等信號完整性問題，從而可能使系統輸出不正確的數據，電路工作不正常甚至完全不工作．
PCB的信號完整性與設計
在PCB的設計中，設計人員需要把元器件的布局、布線及每種情況下應采用的何種SI問題解決方法綜合起來，才能更好地解決PCB板的信號完整性問題．在某些情況下IC的選擇能決定SI問題的數量和嚴重性．開關時間或邊沿速率是指IC狀態轉換的速率，IC邊沿速率越快，出現SI問題的可能性越高，正確地端接器件就很重要．
PCB設計中減少信號完整性問題常用的方法是在傳輸線上增加端接元器件．在端接過程中，要權衡元器件數量、信號開關速度和電路功耗三方面的要求．例如增加端接元器件意味著PCB設計人員可用於布線的空間更少，而且在布局處理的後期增加端接元器件會更加困難，因為必須為新的元件和布線留出相應的空間．因此在PCB布局初期就應當搞清楚是否需要放置端接元器件．
高速pcb布線技巧