數位電子技術複習（六）——儲存器與可程式設計邏輯器件
阿新 • • 發佈：2019-01-24
可程式設計邏輯器件
介紹
按整合度分為低、高密度可程式設計邏輯器件
按結構分為PLD（基本邏輯結構是與陣列和或陣列，CPLD基於乘積項技術）和FPGA（查詢表技術）。
按程式設計工藝分為熔絲或反熔絲程式設計器件（PROM、PAL、PLA）、電擦寫的浮柵型程式設計元件（GAL）、SRAM程式設計器件（FPGA）。
具體結構
表示方法
注意緩衝器、與或門、連線表示方法。
低密度PLD器件
由輸入緩衝電路、與陣列、或陣列、輸出緩衝電路及反饋支路構成。
PLD的輸入緩衝電路用於增強輸入訊號的驅動能力、產生輸入訊號的原變數和反變數。
可程式設計只讀儲存器PROM
與陣列固定實現全地址譯碼，或陣列可程式設計。
若有n根輸入m根輸出，則PROM可以儲存位二進位制資訊。
可程式設計邏輯陣列PLA
與或陣列均可程式設計。
可程式設計陣型邏輯PAL
與陣列可程式設計，或陣列固定。
輸出結構更加靈活，有非同步IO輸出結構、專用輸出結構、暫存器（時序輸出結構）。
通用陣列邏輯器件GAL
可程式設計與陣列和固定的或陣列。
有一個輸出邏輯巨集單元（OLMC）可以確定不同的工作模式。
然而GAL只能設計同步時序電路。
CPLD結構框架
CPLD指大於1000門的複雜PLD
由邏輯陣列塊（LAB，與GAL類似）、可程式設計連線陣列（PIA）、IO控制模組（IOCB）組成。
儲存器
儲存器分類
按製作工藝
- 雙極型儲存器：工作速度快
- MOS儲存器：整合度高、功耗小、價格便宜
按資訊可儲存性
- 易失性儲存器VM：RAM
- 非易失性儲存器NVM：ROM
按結構、儲存資料和訪問方式
隨機存取儲存器RAM
- 靜態儲存器SRAM
利用（一對互為反饋的倒相器組成的）雙穩態觸發器來儲存資訊。型號多以62開頭。
（整合低、速度快、價格貴） - 動態儲存器DRAM
利用電容儲存電荷存放資訊，寫入過程是給電容充放電的過程。需要定期重新整理。
只讀儲存器ROM
- 掩膜式ROM（固定ROM）:晶片製造時廠家寫入
- PROM：熔絲結構的一次性可程式設計ROM。
- EPROM：紫外線可擦除。以浮柵技術生產的可程式設計儲存器。型號以27開關，初始全1。
- E2PROM：電可擦除。也是利用浮柵技術生產。
- Flash ROM：電可擦除可程式設計ROM，分為NOR和NAND兩種。
儲存器應用
擴充套件
- 位擴充套件
- 字擴充套件
整合儲存器與處理器介面
需要注意的問題
儲存器的電壓、電流和存取速度都與CPU訪問時序匹配。
儲存器編址
片選訊號產生的三種方法：
- 線選法：缺點是地址空間沒有被充分利用，適用於外擴介面較少的微處理器。
- 全地址譯碼：缺點是需要的地址譯碼電路較複雜。
- 部分地址譯碼：電路較簡單，但存在地址重疊現象。
與51微控制器連線
地址匯流排：P0口通過鎖存器提供低8位，P2口提供高8位
資料匯流排：P0口分時複用，寬度8位。
控制匯流排：鎖存訊號ALE、片外程式儲存器讀訊號PSEN，片外資料讀寫訊號WR、RD。