轉載：原文  http://www.eefocus.com/antaur/blog/17-08/423751_6cc0d.html

0. 引言

通過之前的學習，可以在PL端建立從機模式的AXI介面IP核。但是從機模式是被動接收資料，而不能主動的去獲取資料，因此計劃研究一下AXI Master介面的IP核的構建方法。

1. 利用嚮導建立AXI Lite Master測試用例

在這一步，AXI型別為Lite型的，可選引數如下所示：

在這裡，重點是Interface Mode，前面的實驗中採用的是預設配置Slave，即設計的IP介面為從機。本實驗中，要將其設定為Master。

下面的三個引數跟Sl**e模式下可配置的引數型別是相同的。具體的說明如下所示：

Data Width：為資料匯流排的位寬，單位為bits

Memory Size：只有在IP型別為AXI FULL Slave模式下才有效，目前不討論。

Number of Registers：只有在IP介面型別為AXI Lite Slave模式下才有效，可以參看之前的實驗說明。

至此，利用嚮導工具建立一個AXI Lite Master型別的IP介面配置完畢。

2. 原始碼分析

2.1 頂層原始碼解析

系統會自動生成一個該IP的工程，可以檢視生成的原始碼，並在此基礎上進行修改。

從上圖可以看出，嚮導工具就生成了兩個模組。直接綜合後，檢視RTL級圖的操作入口如下所示：

顯示結果如下：

可以看出頂層模組只是做了簡單的直連封裝，內部沒有任何邏輯設計，檢視程式碼（附錄1）也是如此，唯一有用的操作配置了內層模組例項的引數。

具體配置測引數如下所示：

可以看到配置了5個引數，其中：

C_M00_AXI_ADDR_WIDTH表示地址匯流排的位寬，這裡配置為32bits，由於涉及到匯流排的協議，建議不要動這個引數。

C_M00_AXI_DATA_WIDTH表示資料匯流排的位寬，這裡配置為32bits，同樣的原因，建議不要動這個引數。

其餘的三個引數是根據測試用例的使用者邏輯相關的，具體意義在底層模組的原始碼分析（附錄2）中會詳細解釋，這裡簡單說明一下：

C_M00_AXI_TARGET_SLAVE BASE_ADDR表示本IP作為主機欲訪問的從機記憶體的基地址。

C_M00_AXI_START_DATA_VALUE表示對從機暫存器進行寫入操作的測試資料

C_M00_AXI_TRANSACTIONS_NUM表示測試的次數

具體邏輯及各引數的意義見下文對底層模組的解析。

2.2 底層原始碼解析

嚮導自動生成的示例程式中底層模組為AzIP_AXI_Master_Ex1_v1_0_M00_AXI，該模組並不是一個Master型的IO標準介面，而只是一個使用者測試用例的邏輯操作。而Master的Write和Read讀寫邏輯並沒有很完畢的封裝，需要仔細分析示例程式碼進行拆分。

具體的程式碼解析詳見後面附錄2的註釋說明，這裡給出的僅是本人對此分析得到的筆記。

1. 測試業務邏輯

測試業務邏輯的本質如下圖所示，就是一個典型的記憶體讀寫操作的測試流程。

程式碼編寫時採用狀態機的方式。

其中：

【地址操作分析】：

從機暫存器的初始地址有變數C_M00_AXI_TARGET_SLAVE_BASE_ADDR定義，在構建整合系統時，對應從機的記憶體對映必須於配置相同。

AXI總線上寫操作地址匯流排繫結如下，C_M00_AXI_TARGET_SLAVE_BASE_ADDR為基地址，而axi_awaddr定義地址偏移量。

段內地址偏移量初始化值為0，每次寫入成功後，地址偏移量+4，這是因為地址定義的單位是位元組Byte，而資料匯流排為32bits，即4個位元組，因此沒寫入32bits，會用掉從機4個地址的儲存空間。

關於讀取操作指定暫存器的地址定義及處理過程是類似的。

【資料操作分析】：

寫操作使用的資料匯流排繫結到一個內部暫存器上。

 

初始化時，測試資料暫存器被設定為引數配置的數值，之後每次加1。

測試資料向從機寫入之後，內部備份儲存一份，存在暫存器expected_rdata中，程式碼如下：

可以看到程式碼邏輯完全相同，但是整個程式碼架構真的不敢苟同。

資料比較段的程式碼如下：

相應的邏輯應該是一旦有一次出錯，read_mismatch就置為1，如果下次對了，該狀態暫存器仍然保持資料為1，直到復位操作。

(2)AXI4-Lite匯流排介面定義

在進行AXI4-Lite匯流排讀寫時序操作時，首先要明確匯流排的讀寫操作介面。

檢視相關技術文件，這裡主要用到以下兩個技術文件：

• ARM公司釋出的《ARM AMBA AXI Protocol v2.0 Specification》
• Xilinx公司釋出的《Vivado Design Suite : AXI Reference Guide》UG1037（v3.0）2015

  

  可以看到，無論是AXI4匯流排還是精簡版的AXI4-Lite匯流排介面分成5大類，這5大類又分別****於Write操作核Read操作。

  Write操作	寫地址：主機-->從機 寫資料：主機-->從機 寫應答：從機-->主機
  Read操作	讀地址：主機-->從機 讀資料：從機-->主機

下面重點研究一下AXI4-Lite匯流排具體是如何定義的，它與AXI4匯流排協議有什麼不同？

首先看一下AXI4匯流排協議的官方定義：

再看一下AXI4-Lite匯流排協議的官方定義：

不支援突發（burst）傳輸模式，及burst length=1

資料匯流排寬度只能為32bit或則64bits

不支援獨家訪問（exclusive accesses）

即AXI4-Lite不支援突發（burst）傳輸模式。

【說明】關於突發（burst）傳輸模式是否採用將在後面分析讀寫時序時重點討論。這裡先鋪墊一下。

AXI4匯流排，由於讀寫通道是分離的，可以提供實時雙向的資料傳輸。

採用突發（burst）傳輸模式，可以在傳送1個地址之後，最多支援突發256words的資料。（Words？？2位元組嗎？？）

下面看一下AXI4-Lite匯流排協議的物理介面Port的定義:

可以看出除了時鐘和復位訊號後，也是前文介紹的5類訊號通道。

但是作為一個簡化的匯流排協議，其物理介面應該比完整版的AXI4匯流排要少，具體精簡掉了哪些？詳見下表。

學習完原理性的基礎知識之後，我們來看一下示例程式程式碼是否符合官方標準。

分析AXI Master示例IP原始碼的Port定義，程式碼即註釋說明如下所示：

【AXI4-Lite Write Address Channel】

在示例程式中，AXI Master模組的M_AXI_AWPROT管腳始終輸出為：3’b000

【AXI4-Lite Write data Channel】

其中埠M_AXI_ARPROT，參見【AXI4-Lite Write Address Channel】中的M_AXI_AWPROT

【AXI4-Lite Read Data Channel】

在示例程式中，AXI Master模組由於資料匯流排位寬為32bit，因此M_AXI_WSTRB管腳始終輸出為：4’b1111

【AXI4-Lite Write response Channel】

【AXI4-Lite Read Address Channel】

其中埠M_AXI_ARPROT，參見【AXI4-Lite Write Address Channel】中的M_AXI_AWPROT

【AXI4-Lite Read Data Channel】

其中埠M_AXI_RRESP，參見【AXI4-Lite Write response Channel】中的M_AXI_BRESP

其中埠M_AXI_RRESP，參見【AXI4-Lite Write response Channel】中的M_AXI_BRESP

（3）AXI4-Lite匯流排讀寫時序分析1--寫入操作時序

研究匯流排協議的互動時序，必須依賴協議標準，但是能夠查到的官方協議標準均沒有對AXI4-Lite匯流排的讀寫時序進行獨立的時序設定。

Xilinx公司釋出的文件，引用的還是ARM公司釋出的文件，對於匯流排寫入時序邏輯示意圖如下：

表示，主機需要先寫地址，然後寫入一系列資料，為什麼是四個暫時不確定，從機處理完畢後回覆一個應答響應。

ARM公司釋出的文件《ARM AMBA AXI Protocol v2.0 Specification》中沒有AXI4-Lits的寫入時序邏輯，只有Write brust的時序示意圖。如下所示

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