1、FIR濾波器總體設計

本設計是基於FPGA實現一個8階的FIR數字低通濾波器。本次設計首先利用MATLAB中的FDAtool工具設計出一個取樣頻率為5KHZ、截止頻率為1KHZ的FIR低通濾波器，通過FDAtool匯出8點係數，然後將係數進行放大、取整，以便於在FPGA中使用，最後通過QuartusII進行Verilog語言編寫濾波器演算法，然後通過Modesim模擬結果和MATLAB模擬結果的比較來驗證該濾波器的正確性。系統的總體設計框圖如下：

                                           

首先由MATLAB生成一個由三個正弦波疊加的待濾波訊號，三個正弦波的頻率分別是1KHZ，3KHZ，4KHZ。然後將待濾波訊號送入Modesim模擬，觀察濾波後的波形，再利用MATLAB裡面的conv函式將濾波器係數和待濾波訊號卷積並觀察濾波後的波形圖，將Modesim的模擬結果和MATLAB的模擬結果比較並驗證在FPGA中濾波器演算法的正確性。

2、FIR濾波器原理

在學習數字訊號處理時，濾波器是重點，數字濾波器有很多種，比如FIR、IIR、LMS等濾波演算法，FIR (Finite Impulse Response)濾波器的特點是它的衝擊響應是有限的，它跟過去的訊號無關，所以在使用時容易實現，速度快。

要理解FIR濾波器，需要知道訊號的頻域跟時域的關係，訊號的頻譜就是訊號在頻域上的表現形式，如果一個訊號由2個正弦波疊加（圖1）而成，我們在時域是看不出什麼規律的，將訊號進行傅立葉變換到頻域（圖2），我們就可以

                                                  

很清楚的看到該訊號是由2個正弦波疊加而成的。

如果我們要對圖1這個訊號進行濾波，從頻域上看，將訊號的頻譜乘以圖4所示的矩形波，結果的頻譜很顯然就只剩下了低頻段的這個正弦波，那麼我們知道在頻域和一個矩形波相乘就可以將高頻濾出，在時域怎麼做呢？我們學過訊號與系統，知道頻域卷積定理，這個定理的內容就是說：兩個訊號在頻域相乘，那麼在時域就相當於卷積，在時域相乘，在頻域就相當於卷積。知道了這個定理，我們將圖4的頻域訊號反變換到時域，變成圖3所示的訊號，我們將這個訊號和圖1的訊號進行卷積，得到的結果就是圖5所示的波形，這個波形的頻譜如圖6所示。這樣我們便完成了對訊號的濾波。

MATLAB中的FDAtool就是用來根據需要的濾波器生成圖3所示的濾波器係數。

       3、MATLAB生成訊號

  3.1濾波器係數設計

 在MATLAB中輸入fdatool即可開啟濾波器設計工具，如圖7所示。裡面可以設定濾波器的型別，取樣頻率，截止頻率等。本設計設定的引數如圖8所示。

圖7

圖8 

然後將此濾波器係數匯出，然後用以下命令將係數放大、取整：

>> Num

Num =

-0.0325  -0.0384    0.0784    0.2874   0.3984    0.2874    0.0784  -0.0384   -0.0325

>> Num=round(Num*400)//將係數放大並取整

Num =

  -13   -15    31  115   159   115   31   -15   -13

>> Num=Num+20//將係數符號變成正的，便於FPGA使用

Num =

    7     5    51  135   179   135   51     5     7

       最終生成的係數Num即可用於FPGA進行FIR濾波器實現。

3.2 待濾波訊號的設計

         本設計用於模擬的輸入波形是三個正弦波疊加而成，分別是1KHZ、3KHZ、4KHZ。下面是用於生成待濾波訊號的m檔案內容:

%*********產生.data檔案 用於FPGA模擬************%

Fs = 10000; %取樣頻率決定了兩個正弦波點之間的間隔

N = 4096; %取樣點數

N1 = 0 : 1/Fs : N/Fs-1/Fs;

s = sin(1000*2*pi*N1) + sin(3000*2*pi*N1) +sin(4000*2*pi*N1);//三種正弦波

fidc = fopen('D:\FPGA\FIR\mem.txt','wt');  //將結果寫入mem.txt檔案，便於modesim使用

for x = 1 : N

   fprintf(fidc,'%x\n',round((s(x)+2.12)*58));

end 

fclose(fidc);  

4、FPGA實現FIR演算法

       實現FIR濾波器的過程其實就是實現卷積的過程，卷積的公式如下，從如下公式

中可以看出，x(n)是我們的待濾波訊號，h(n)是濾波器係數，卷積的過程其實就是一個乘、累加的過程，所以用FPGA實現8階FIR濾波器的主要分成三級流水線，第一級、將輸入訊號延時，這樣才能將訊號和濾波器係數相乘。第二級、將輸入訊號和係數相乘。第三級、將乘積進行累加得到結果。

第一級流水線的實現程式碼如下：

reg[7:0] delay_pipeline1 ;

reg[7:0] delay_pipeline2 ;

reg[7:0] delay_pipeline3 ;

reg[7:0] delay_pipeline4 ;

reg[7:0] delay_pipeline5 ;

reg[7:0] delay_pipeline6 ;

reg[7:0] delay_pipeline7 ;

reg[7:0] delay_pipeline8 ;

reg[7:0] delay_pipeline9 ;

[email protected](posedge CLK or negedge RSTn)

      if(!RSTn)

               begin

                    delay_pipeline1 <= 8'b0 ;

                    delay_pipeline2 <= 8'b0 ;

                    delay_pipeline3 <= 8'b0 ;

                    delay_pipeline4 <= 8'b0 ;

                    delay_pipeline5 <= 8'b0 ;

                    delay_pipeline6 <= 8'b0 ;

                    delay_pipeline7 <= 8'b0 ;

                                          delay_pipeline8<= 8'b0 ;

                                          delay_pipeline9<= 8'b0 ;

               end

       else

               begin

                    delay_pipeline1 <= FIR_IN     ;

                    delay_pipeline2 <= delay_pipeline1 ;

                    delay_pipeline3 <= delay_pipeline2 ;

                    delay_pipeline4 <= delay_pipeline3 ;

                    delay_pipeline5 <= delay_pipeline4 ;

                    delay_pipeline6 <= delay_pipeline5 ;

                    delay_pipeline7 <= delay_pipeline6 ;

                    delay_pipeline8 <=delay_pipeline7 ;

                                          delay_pipeline9<= delay_pipeline8 ;

               end

這一級的功能是將輸入訊號進行延時，每到來一個時鐘訊號，便將輸入訊號儲存到delay_pipelin1中，然後將剩下的依次移動一位。

第二級流水線的實現的部分程式碼如下：

wire[7:0] coeff1 = 8'd7;  //濾波器係數

wire[7:0] coeff2 = 8'd5;

wire[7:0] coeff3 = 8'd51;

wire[7:0] coeff4 = 8'd135;

wire[7:0] coeff5 = 8'd179;

wire[7:0] coeff6 = 8'd135;

wire[7:0] coeff7 = 8'd51;

wire[7:0] coeff8 = 8'd5;

wire[7:0] coeff9 = 8'd7;

reg signed [16:0] multi_data1 ;//乘積結果

reg signed [16:0] multi_data2 ;

reg signed [16:0] multi_data3 ;

reg signed [16:0] multi_data4 ;

reg signed [16:0] multi_data5 ;

reg signed [16:0] multi_data6 ;

reg signed [16:0] multi_data7 ;

reg signed [16:0] multi_data8 ;

reg signed [16:0] multi_data9 ;

[email protected](posedge CLK or negedge RSTn) //x(0) * h(0)

      if(!RSTn)                                  

          multi_data1 <= 17'b0 ;

       else

          multi_data1 <= delay_pipeline1*coeff1 ;

[email protected](posedge CLK or negedge RSTn) //x(1) * h(1)

      if(!RSTn)                                   

          multi_data2 <= 17'b0 ;

       else

          multi_data2 <= delay_pipeline2*coeff2 ;

這一級的功能是將輸入經過延時的訊號和濾波器係數相乘，每到來一個時鐘便將一個新的乘積結果更新到multi_data中。

第三級的實現程式碼如下：

//===================================================================

//加法器

//===================================================================                

[email protected](posedge CLK or negedge RSTn)

      if(!RSTn)                                  

          FIR_OUT <= 16'b0 ;

       else

          FIR_OUT <= multi_data1 + multi_data2 + multi_data3 + multi_data4 +multi_data5 + multi_data6 + multi_data7 + multi_data8 + multi_data9 ;

       這一級的主要功能是將乘積累加，累加的結果就是濾波後的訊號。

4、模擬結果

4.1 MATLAB模擬結果

       本設計用MATLAB產生一個待濾波訊號，然後將其和濾波器係數卷積，得到輸出即為濾波後訊號，MATLAB模擬的m檔案內容如下：

Fs = 10000; %取樣頻率決定了兩個正弦波點之間的間隔

N = 4096; %取樣點數

N1 = 0 : 1/Fs :N/Fs-1/Fs;

in =sin(1000*2*pi*N1) + sin(3000*2*pi*N1) + sin(4000*2*pi*N1);

coeff =[-0.0325,-0.0384,0.0784,0.2874,0.3984,0.2874,0.0784,-0.0384,-0.0325];

out =conv(in,coeff);%卷積濾波

subplot(2,1,1);

plot(in);

xlabel('濾波前');

axis([0 200 -33]);

subplot(2,1,2);

plot(out);

xlabel('濾波後');

axis([100 200 -22]);

       程式中的coeff就是用fdatool生成的濾波器係數，取樣頻率為10000，和設定fdatool時的取樣頻率必須一致，conv是MATLAB中的用來實現卷積的函式，它將待濾波訊號in和coeff濾波器係數卷積，結果賦值給out，最後畫出濾波前和濾波後的波形圖，執行結果如下圖所示：

  

4.2 Modesim模擬結果

       使用modesim模擬時，將第3節裡面生成好的待濾波訊號讀入mem，然後模擬時將mem依次賦值給FIR_IN埠，模擬檔案如下：                                           

module FIR_vlg_tst();

reg CLK;

reg [7:0] FIR_IN;

reg RSTn;

reg [7:0] mem[1:4096];

wire [15:0] FIR_OUT;

reg [12:0] i;

FIR i1 (

       .CLK(CLK),

       .FIR_IN(FIR_IN),

       .FIR_OUT(FIR_OUT),

       .RSTn(RSTn)

);

initial                                               

       begin 

                     $readmemh("D:/FPGA/FIR/mem.txt",mem);//將待濾波訊號讀入mem

                     RSTn= 0;

                     CLK= 0;

                     #50;

                     RSTn= 1;

                     #50000;

                     $stop;

       end  

initial

       forever

          #10 CLK = ~CLK;

[email protected](posedge CLK or negedge RSTn) 

      if(!RSTn)                                

          FIR_IN <= 8'b0 ;

       else

                       FIR_IN <= mem[i];     

[email protected](posedge CLK or negedge RSTn) 

      if(!RSTn)

                       i <= 12'd0;

       else

                       i <= i + 1'd1;

endmodule

       在Quartus中執行Modesim軟體，將輸出設定為波形顯示，模擬結果如下圖：

將上圖和用MATLAB模擬的結果對比，兩者完全一樣，驗證了在FPGA中的FIR濾波器演算法。