遇到eFPGA，5G基站難題有解了|半導體行業觀察
來源：本文由公眾號半導體行業觀察（ID：icbank）翻譯自「eenews」，作者 Alok Sanghavi，謝謝。
目前，全球市場約有75億個處於啟用狀態的移動裝置，這一數字比全球人口還要多。蜂窩網路連線對人們所產生的影響是深遠的; 例如，兩年前的研究表明，撒哈拉以南非洲地區每100人通常有1個固定電話，但有74個移動連線裝置。毫無疑問，隨著無線基礎設施發展到5G，它將變得更加普遍，並與我們日常生活的方方面面完全融為一體。它將支援我們更高的頻寬需求，並擴充套件到更多裝置和應用場景。
趨勢
硬體設計人員必須清楚市場發展的主要趨勢，首先就是對增強型移動寬頻（eMBB）和其他應用的頻寬增加需求，特別是以10倍電流速率驅動瞬時可用頻寬。此外，5G的部署也將根據頻段進行，首先部署6GHz以下，然後是mmWave頻率的連續頻段，以便在稍後階段實現更多的關鍵eMBB應用。其次，隨著物聯網（IoT）時代的到來，大量裝置之間的連線需求將會出現爆發式增長。預計兩年內將有500億臺蜂窩連線裝置。這些需求當中的一部分可以通過現有標準解決，另外就是要靠3GPP的Release 16版本中的mMTC規範去實現了。
此外，新的應用場景也在不斷湧現，這對移動裝置及其蜂窩基礎設施提出了新的要求，如用於連線電池供電的物聯網端點，以及用於連線和監控mMTC對低頻寬、低功耗的要求；用於車輛到車輛和車輛到基礎設施的連線（C-V2X），以補充現有的V2X解決方案，如碰撞檢測，以及為遠端手術和增強/虛擬現實等新興應用提供高可靠性、低延遲支援的需求。後兩個示例將通過即將推出的超可靠、低延遲連線（URLLC）的3GPP標準來解決。
瞭解趨勢是邊緣分析和移動邊緣計算（MEC）的一項重要新興需求。計算重心正在從以前的將資料傳送到集中式計算資源的處理過程，轉變為移到位於資料原點附近的分散式計算資源的新範例。這種轉變的原因包括嚴格的延遲要求，越來越龐大的資料量，以及優化網路資源和能源的願望。
第1層處理
基帶從網路介面（例如乙太網）獲取資料，並將其轉換為通過前傳（Fronthaul）介面傳輸到RF前端的複雜樣本。
SoC架構可以成功解決5G的獨特需求，該架構包括高效能CPU子系統和硬體處理元件，包括FPGA可重程式設計加速。這裡，基帶處理的第1層可以對映到關鍵處理元件，如處理器子系統、CPU和DSP核心，以及固定和靈活的硬體加速，如圖1所示。
圖1：關鍵基帶處理元素
前傳的靈活性
除了前面描述的處理元件之外，還有一個靈活的天線介面功能塊：這是連線基帶和RF前端所需的元件。傳統上，這是通用公共無線電介面（CPRI），有時是開放式基站架構計劃（OBSAI）。然而，越來越多應用需要指定更靈活的前傳介面，以允許基帶和RF前端之間的不同對映（如圖1所示）。IEEE對下一代前傳介面NGFI（IEEE1914）進行了持續的跟進，包括用於基於分組的前傳傳輸網路和IEEE1914.3乙太網無線電（RoE）封裝和對映的IEEE1914.1標準。同時，還有其他行業計劃指定了5G前傳介面並可共享，例如eCPRI。
鑑於前傳介面的各種規範、標準和要求，FPGA很適合其應用，並通常用於支援此介面，如上面的圖1所示。
獨立架構縮短了產品上市時間
如圖2所示，其將5G所需的處理元素對映為具有獨立器件的分立式架構，包括CPU SoC，旁視FPGA加速和天線介面。此配置反映了在使用優化的5G ASIC之前，可以在5G原型設計和已經成熟量產的實施中部署。
CPU片上系統包括：ARM處理複合體以及用於第1層處理和硬化加速器的DSP核心，用於固定的、定義明確的功能。在此示例中，假設現有的4G ASIC SoC可用，因此具有通用加速（例如MACSEC）以及LTE特定加速：前向糾錯（特別是turbo編解碼器），快速傅立葉變換和離散傅立葉變換。在上行鏈路上支援SC-FDMA。
靈活的天線介面：如前所述，前傳天線介面非常適合用FPGA實現。這是線上配置的，資料從RF前端發出（在上行鏈路），然後被轉換為具有標準連線的協議，如乙太網。
硬體加速FPGA：旁視加速FPGA實現了基礎SoC上不可用的所有必要的計算密集型功能。這可以是5G特定功能或先前未設想的功能。
在此處顯示的示例中，使用CCIX互連。該標準允許基於不同指令集架構的處理器將快取一致性、對等處理的優勢擴充套件到包括FPGA和定製ASIC在內的多種加速器件。
圖2：加速5G上市時間的分立結構
Chiplet替代方案
圖3顯示了與圖2所示類似的架構，但是使用基於小晶片（chiplet）的方法進行了重新配置。在這種情況下，使用更高頻寬、更低延遲和更低功耗的介面將CPU SoC晶片與後備硬體加速FPGA晶片連線起來。支援與RF前端的前傳連線的FPGA器件在該示例中不是封裝整合的，但實際上，如果有足夠的資源，它可以是與硬體加速chiplet相同的chiplet器件。
圖3：基於Chiplet的方法可實現更高的整合度
封裝整合的兩種主要技術和方案是使用矽中介層或有機基板和某種形式的超短距離（USR）收發器。
完全整合的5G架構
最後，圖4顯示了此處考慮的最終、最高整合度的基帶架構。該方法包括與先前相同的處理元件，具有相同的功能，但嵌入式FPGA（eFPGA）整合在了晶片內。
圖4：採用單片整合的異構多核片上系統，應用於5G基帶
這種緊密整合的單片整合方法具有許多優點。與基於小晶片的方法相比，該介面具有更高的頻寬，更低的延遲和更低的每位元能耗。此外，資源組合可以根據所考慮的特定應用進行定製，因此避免了不需要的介面、儲存器和核心邏輯器件。這樣可以實現以上所考慮的三種架構的最低單位成本。
如前所述，這裡的主要目標是提供更快的上市時間、靈活性和未來驗證。之所以加快了上市時間，是因為SoC可以提前流片，因為後期修改（例如5G中Polar碼的出現）可以針對eFPGA而不是ASIC。新演算法（例如新的加密標準）的靈活性可以通過嵌入式可程式設計邏輯而不是軟體或外部FPGA來解決。最後，未來驗證可以延長SoC生命週期，因為大型新興需求（例如URLLC和mMTC等新標準）可以通過現有產品解決，而不需要新的開發。
從5G的角度來看，高度可程式設計的解決方案可以加快產品上市速度。在標準最終確定之前，不再需要推遲SoC的流片時間，後續追加的要求可以在軟體或可程式設計硬體中實現。對於早期5G部署所面臨的壓力，以及新標準的不斷湧現，這是一個突出優勢。