【verilog】數碼管動態掃描實現方法
一． 實驗目的
熟練掌握時序邏輯電路的設計方法
掌握暫存器檔案的實現原理掌握
數碼管動態掃描實現方法
二． 實驗內容
用模組化設計，實現 16*16bit 的暫存器檔案
– 具備 2 組讀埠及 1 組寫埠
– 通過讀埠可從 0~15 號的任意地址讀取資料
– 通過寫埠可向 0~15 號的任意地址寫入資料
– 讀寫埠為“全雙工”的工作方式
– 0~15 號暫存器的復位初值依次為:“0x0000,0x1100,0x2200,...,0xFF00”
– 通過 1 組讀埠及寫埠，所有暫存器的值每 0.5s 秒鐘加 1
– 通過撥動開關做為另 1 組讀埠地址輸入，將讀出結果以16 進位制顯示在七段數碼管上
三．實驗結果
1）編寫 verilog程式碼
Top 模組
module regfile( input clk, input reset_n, input [3:0]addr_a, input [3:0]addr_b, input [3:0]addr_c, input [15:0]data_c, input wen_c, output reg[15:0]q_a, output reg[15:0]q_b ); reg[15:0] a0;reg[15:0] a1;reg[15:0] a2; reg[15:0] a3; reg[15:0] a4; reg[15:0] a5; reg[15:0] a6; reg[15:0] a7; reg[15:0] a8; reg[15:0] a9; reg[15:0] a10; reg[15:0] a11; reg[15:0] a12; reg[15:0] a13; reg[15:0] a14; reg[15:0] a15; always @(posedge clk or negedge reset_n) if(~reset_n) //復位 begin a0<=16'h0000; a1<=16'h1100; a2<=16'h2200; a3<=16'h3300; a4<=16'h4400; a5<=16'h5500; a6<=16'h6600; a7<=16'h7700; a8<=16'h8800; a9<=16'h9900; a10<=16'haa00; a11<=16'hbb00; a12<=16'hcc00; a13<=16'hdd00; a14<=16'hee00; a15<=16'hff00; end else begin if(wen_c) begin case(addr_c) 4'b0000: a0<=data_c; 4'b0001: a1<=data_c; 4'b0010: a2<=data_c; 4'b0011: a3<=data_c; 4'b0100: a4<=data_c; 4'b0101: a5<=data_c; 4'b0110: a6<=data_c; 4'b0111: a7<=data_c; 4'b1000: a8<=data_c; 4'b1001: a9<=data_c; 4'b1010: a10<=data_c; 4'b1011: a11<=data_c; 4'b1100: a12<=data_c; 4'b1101: a13<=data_c; 4'b1110: a14<=data_c; 4'b1111: a15<=data_c; default: a0<=0; endcase q_b[15:0]<=data_c; end else begin case(addr_b) 4'b0000: q_b[15:0]<=a0; 4'b0001: q_b[15:0]<=a1; 4'b0010: q_b[15:0]<=a2; 4'b0011: q_b[15:0]<=a3; 4'b0100: q_b[15:0]<=a4; 4'b0101: q_b[15:0]<=a5; 4'b0110: q_b[15:0]<=a6; 4'b0111: q_b[15:0]<=a7; 4'b1000: q_b[15:0]<=a8; 4'b1001: q_b[15:0]<=a9; 4'b1010: q_b[15:0]<=a10; 4'b1011: q_b[15:0]<=a11; 4'b1100: q_b[15:0]<=a12; 4'b1101: q_b[15:0]<=a13; 4'b1110: q_b[15:0]<=a14; 4'b1111: q_b[15:0]<=a15; default: q_b[15:0]<=16'h0000; endcase end end[email protected](posedge clk or negedge reset_n) if(~reset_n) q_a[15:0]<=16'h0000; else case(addr_a) 4'b0000: q_a[15:0]<=a0; 4'b0001: q_a[15:0]<=a1; 4'b0010: q_a[15:0]<=a2; 4'b0011: q_a[15:0]<=a3; 4'b0100: q_a[15:0]<=a4; 4'b0101: q_a[15:0]<=a5; 4'b0110: q_a[15:0]<=a6; 4'b0111: q_a[15:0]<=a7; 4'b1000: q_a[15:0]<=a8; 4'b1001: q_a[15:0]<=a9; 4'b1010: q_a[15:0]<=a10; 4'b1011: q_a[15:0]<=a11; 4'b1100: q_a[15:0]<=a12; 4'b1101: q_a[15:0]<=a13; 4'b1110: q_a[15:0]<=a14; 4'b1111: q_a[15:0]<=a15; default: q_a[15:0]<=16'h0000; endcase endmodule
module inc( input clk, input reset_n, input [15:0]q_b, output reg[3:0] addr_b, output reg[3:0] addr_c, output reg[15:0] data_c, output reg wen_c
); reg [29:0]cnt; reg clk0; [email protected](posedge clk or negedge reset_n) if(~reset_n) cnt<=0; else begin cnt<=cnt+1; if(cnt==100000-1)
clk0<=1;
else if(cnt==1000000-1) begin clk0<=0; cnt<=0; end end
[email protected](posedge clk0 or negedge reset_n)
if(~reset_n) begin
wen_c<=0; addr_b<=0; addr_c<=0; data_c<=0;
end else
begin if(wen_c)
begin wen_c<=~wen_c; addr_b<=addr_b; if(addr_c>=4'b1111) addr_c<=4'b0000;
else
addr_c<=addr_c+1; data_c<=data_c;
end else begin
wen_c<=~wen_c; if(addr_b>=4'b1111) addr_b<=4'b0000;
else
addr_b<=addr_b+1; data_c<=q_b+1'b1;
end end
endmodule
module seg( input clk, input reset_n, input [15:0]q_a, output reg[7:0]data, output reg[3:0]sel
); reg [29:0]cnt; reg [1:0]scn_cnt; reg clk0; [email protected](posedge clk or negedge reset_n)
if(~reset_n)
cnt<=0; else begin
cnt<=cnt+1;
if(cnt==10000-1) clk0<=1;
else if(cnt==100000-1)
begin clk0<=0; cnt<=0; end
end
[email protected](posedge clk0 or negedge reset_n) if(~reset_n) scn_cnt<=2'b00; else begin
if(scn_cnt==2'b11) scn_cnt<=2'b00; else
scn_cnt<=scn_cnt+1'b1;
end
[email protected](posedge clk0 or negedge reset_n) if(~reset_n) sel<=4'b1111; else
case(scn_cnt) 2'b00: sel<=4'b1110;
2'b01: sel<=4'b1101;
2'b10: sel<=4'b1011; 2'b11: sel<=4'b0111; default: sel<=4'b1111; endcase
always @(posedge clk0 or negedge reset_n) if(~reset_n) data=8'b11111111; else
begin
if(sel==4'b0111) begin
case(q_a[15:12]) 4'h0: data=8'b00000011;
4'h1: data=8'b10011111;
4'h2: data=8'b00100101;
4'h3: data=8'b00001101;
4'h4: data=8'b10011001;
4'h5: data=8'b01001001; 4'h6: data=8'b01000001; 4'h7: data=8'b00011111;
4'h8: data=8'b00000001;
4'h9: data=8'b00001001; 4'ha: data=8'b00010001;
4'hb: data=8'b11000001;
4'hc: data=8'b01100011;
4'hd: data=8'b10000101;
4'he: data=8'b01100001; 4'hf: data=8'b01110001; default: data=8'b11111111;
endcase end
else if(sel==4'b1011)
begin
case(q_a[11:8]) 4'h0: data=8'b00000011;
4'h1: data=8'b10011111;
4'h2: data=8'b00100101;
4'h3: data=8'b00001101;
4'h4: data=8'b10011001;
4'h5: data=8'b01001001;
4'h6: data=8'b01000001;
4'h7: data=8'b00011111;
4'h8: data=8'b00000001;
4'h9: data=8'b00001001; 4'ha: data=8'b00010001; 4'hb: data=8'b11000001;
4'hc: data=8'b01100011;
4'hd: data=8'b10000101; 4'he: data=8'b01100001; 4'hf: data=8'b01110001; default: data=8'b11111111;
endcase end
else if(sel==4'b1101) begin
case(q_a[7:4]) 4'h0: data=8'b00000011;
4'h1: data=8'b10011111;
4'h2: data=8'b00100101;
4'h3: data=8'b00001101;
4'h4: data=8'b10011001;
4'h5: data=8'b01001001; 4'h6: data=8'b01000001; 4'h7: data=8'b00011111;
4'h8: data=8'b00000001;
4'h9: data=8'b00001001; 4'ha: data=8'b00010001;
4'hb: data=8'b11000001;
4'hc: data=8'b01100011;
4'hd: data=8'b10000101;
4'he: data=8'b01100001; 4'hf: data=8'b01110001; default: data=8'b11111111;
endcase end
else begin
case(q_a[3:0]) 4'h0: data=8'b00000011;
4'h1: data=8'b10011111;
4'h2: data=8'b00100101;
4'h3: data=8'b00001101;
4'h4: data=8'b10011001;
4'h5: data=8'b01001001;
4'h6: data=8'b01000001;
4'h7: data=8'b00011111;
4'h8: data=8'b00000001;
4'h9: data=8'b00001001; 4'ha: data=8'b00010001; 4'hb: data=8'b11000001;
4'hc: data=8'b01100011;
4'hd: data=8'b10000101; 4'he: data=8'b01100001; 4'hf: data=8'b01110001; default: data=8'b11111111;
endcase end end endmodule
2） Ucf 檔案設定
四．實驗分析
1.本實驗主要分為三個部分，暫存器檔案，數碼管的控制，以及加一運算實現這三個模組
2..暫存器檔案本質為一狀態機
3.對於時間上地要求，0.5s 採用統計地方式實現，達到一定地週期數後產生脈衝
在同一時刻對同一地址進行讀寫，會有何結果？會將時鐘上升沿之前的內容讀出，然後將新內容寫進覆蓋原先內容，因為在reg 模組中可見採用的是非阻塞賦值的方式，讀寫同時進行不存在先後
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